半导体制造工艺流程

1、半导体制造工艺流程 半导体相关知识半导体相关知识 本征材料：纯硅 9-10个9 250000.cm N型硅： 掺入V族元素-磷P、砷As、锑 Sb P型硅： 掺入 III族元素镓Ga、硼B PN结： NP - - - - - - + + + 半半 导体元件制造过程可分为导体元件制造过程可分为 前段（前段（Front End）制程）制程 晶圆处理制程（晶圆处理制程（Wafer Fabrication；简称；简称 Wafer Fab）、）、 晶圆针测制程（晶圆针测制程（Wafer Probe）；）； 後段（後段（Back End） 构装（构装（Packaging）、）、 测试制程（测试制程（Ini

2、tial Test and Final Test） 一、晶圆处理制程一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与 电子元件（如电晶体、电容体、逻辑闸等），为上 述各制程中所需技术最复杂且资金投入最多的过程 ， 以微处理器（Microprocessor）为例，其所需处理 步骤可达数百道，而其所需加工机台先进且昂贵， 动辄数千万一台，其所需制造环境为为一温度、湿 度与 含尘（Particle）均需控制的无尘室（Clean- Room），虽然详细的处理程序是随著产品种类与所 使用的技术有关；不过其基本处理步骤通常是晶圆 先经过适 当的清洗（Cleaning）之後，接著进行氧 化（O

3、xidation）及沈积，最後进行微影、蚀刻及离 子植入等反覆步骤，以完成晶圆上电路的加工与制 作。 二、晶圆针测制程二、晶圆针测制程 经过Wafer Fab之制程後，晶圆上即形成 一格格的小格 ，我们称之为晶方或是晶粒 （Die），在一般情形下，同一片晶圆上 皆制作相同的晶片，但是也有可能在同一 片晶圆 上制作不同规格的产品；这些晶圆 必须通过晶片允收测试，晶粒将会一一经 过针测（Probe）仪器以测试其电气特性， 而不合格的的晶粒将会被标上记号（Ink Dot），此程序即 称之为晶圆针测制程 （Wafer Probe）。然後晶圆将依晶粒 为单位分割成一粒粒独立的晶粒 三、三、IC构装制程构

4、装制程 IC構裝製程（Packaging）：利用塑膠 或陶瓷包裝晶粒與配線以成積體電路 目的：是為了製造出所生產的電路的保 護層，避免電路受到機械性刮傷或是高 溫破壞。 半导体制造工艺分类 PMOS型 双极型MOS型 CMOS型NMOS型 BiMOS 饱和型 非饱和型 TTLI2LECL/CML 半导体制造工艺分类 一 双极型IC的基本制造工艺： A 在元器件间要做电隔离区（PN结隔离、 全介质隔离及PN结介质混合隔离） ECL（不掺金） （非饱和型） 、 TTL/DTL （饱和型） 、STTL （饱和型） B 在元器件间自然隔离 I2L（饱和型） 半导体制造工艺分类 二 MOSIC的基本制造

5、工艺： 根据栅工艺分类 A 铝栅工艺 B 硅 栅工艺 其他分类 1 、（根据沟道） PMOS、NMOS、CMOS 2 、（根据负载元件）E/R、E/E、E/D 半导体制造工艺分类 三 Bi-CMOS工艺： A 以CMOS工艺为基础 P阱 N阱 B 以双极型工艺为基础 双极型集成电路和MOS集成电 路优缺点 双极型集成电路 中等速度、驱动能力强、模拟精度高、功耗比 较大 CMOS集成电路 低的静态功耗、宽的电源电压范围、宽的输出电压幅 度（无阈值损失），具有高速度、高密度潜力；可与 TTL电路兼容。电流驱动能力低 半导体制造环境要求 主要污染源：微尘颗粒、中金属离子、有 机物残留物和钠离子等轻金

6、属例子。 超净间：洁净等级主要由 微尘颗粒数/m3 0.1um 0.2um 0.3um 0.5um 5.0um I级 35 7.5 3 1 NA 10 级 350 75 30 10 NA 100级 NA 750 300 100 NA 1000级 NA NA NA 1000 7 半半 导体元件制造过程导体元件制造过程 前段（前段（Front End）制程）制程-前工序 晶圆处理制程（晶圆处理制程（Wafer Fabrication； 简称简称 Wafer Fab） 典型的PN结隔离的掺金TTL电路工艺流程 一次氧化 衬底制备隐埋层扩散外延淀积 热氧化隔离光刻 隔离扩散再氧化 基区扩散 再分布及氧

7、化 发射区光刻背面掺金 发射区扩散 反刻铝 接触孔光刻 铝淀积 隐埋层光刻 基区光刻 再分布及氧化 铝合金 淀积钝化层中测压焊块光刻 横向晶体管刨面图 C B E N P PNP P+P+ PP 纵向晶体管刨面图 CBE N P CBE N P N+ p+ NPNPNP NPN晶体管刨面图 AL SiO2 B P P+ P-SUB N+ E C N+-BL N-epi P+ 1.衬底选择 P型Si 10.cm 111晶向,偏离2O5O 晶圆（晶片） 晶圆（晶片）的生产由砂即（二氧化硅）开始， 经由电弧炉的提炼还原成 冶炼级的硅，再经由 盐酸氯化，产生三氯化硅，经蒸馏纯化后，透 过慢速分 解过程

8、，制成棒状或粒状的多晶 硅。一般晶圆制造厂，将多晶硅融解 后，再 利用硅晶种慢慢拉出单晶硅晶棒。一支85公分 长，重76.6公斤的 8寸 硅晶棒，约需 2天半 时间长成。经研磨、抛光、切片后，即成半导 体之原料 晶圆片 第一次光刻N+埋层扩散孔 1。减小集电极串联电阻 2。减小寄生PNP管的影响 SiO2 P-SUB N+-BL 要求： 1。 杂质固浓度大 2。高温时在Si中的扩散系数小， 以减小上推 3。 与衬底晶格匹配好，以减小应力 涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗 去膜-清洗N+扩散(P) 外延层淀积 1。VPE（Vaporous phase epitaxy) 气相外延生长硅

9、SiCl4+H2Si+HCl 2。氧化 TepiXjc+Xmc+TBL-up+tepi-ox SiO2 N+-BL P-SUB N-epi N+-BL 第二次光刻P+隔离扩散孔 在衬底上形成孤立的外延层岛,实现元件的隔离. SiO2 N+-BL P-SUB N-epi N+-BL N-epi P+P+ P+ 涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗 去膜-清洗P+扩散(B) 第三次光刻P型基区扩散孔 决定NPN管的基区扩散位置范围 SiO2 N+-BL P-SUB N-epi N+-BL P+P+ P+ PP 去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜 蚀刻清洗去膜清洗基区扩散(B)

10、 第四次光刻N+发射区扩散孔 集电极和N型电阻的接触孔,以及外延层的反偏孔。 AlN-Si 欧姆接触：ND1019cm-3， SiO2 N+-BL P-SUB N-epi N+-BL P+P+ P+ P P N+ 去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜 蚀刻清洗去膜清洗扩散 第五次光刻引线接触孔 SiO2 N+ N+-BL P-SUB N-epi N+-BL P+P+ P+ PP N-epi 去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜 蚀刻清洗去膜清洗 第六次光刻金属化内连线：反刻铝 SiO2 AL N+ N+-BL P-SUB N-epi N+-BL P+P+ P+ PP

11、 N-epi 去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜 蚀刻清洗去膜清洗蒸铝 CMOS工艺集成电路 CMOS集成电路工艺 -以P阱硅栅CMOS为例 1。光刻I-阱区光刻，刻出阱区注入孔 N-Si N-Si SiO2 CMOS集成电路工艺 -以P阱硅栅CMOS为例 2。阱区注入及推进，形成阱区 N-Si P- CMOS集成电路工艺 -以P阱硅栅CMOS为例 3。去除SiO2，长薄氧，长Si3N4 N-Si P- Si3N4 CMOS集成电路工艺 -以P阱硅栅CMOS为例 4。光II-有源区光刻 N-Si P- Si3N4 CMOS集成电路工艺 -以P阱硅栅CMOS为例 5。光III-N

12、管场区光刻，N管场区注入， 以提高场开启，减少闩锁效应及改善阱 的接触。 光刻胶 N-Si P- B+ CMOS集成电路工艺 -以P阱硅栅CMOS为例 6。光III-N管场区光刻，刻出N管场区 注入孔； N管场区注入。 N-Si P- CMOS集成电路工艺 -以P阱硅栅CMOS为例 7。光-p管场区光刻，p管场区注入， 调节PMOS管的开启电压，生长多晶硅。 N-Si P- B+ CMOS集成电路工艺 -以P阱硅栅CMOS为例 8。光-多晶硅光刻，形成多晶硅栅及 多晶硅电阻 多晶硅 N-Si P- CMOS集成电路工艺 -以P阱硅栅CMOS为例 9。光I-P+区光刻，P+区注入。形成 PMOS

13、管的源、漏区及P+保护环。 N-Si P- B+ CMOS集成电路工艺 -以P阱硅栅CMOS为例 10。光-N管场区光刻，N管场区注入， 形成NMOS的源、漏区及N+保护环。 光刻胶 N-Si P- As CMOS集成电路工艺 -以P阱硅栅CMOS为例 11。长PSG（磷硅玻璃）。 PSG N-Si P+ P- P+ N+N+ CMOS集成电路工艺 -以P阱硅栅CMOS为例 12。光刻-引线孔光刻。 PSG N-Si P+ P- P+ N+N+ CMOS集成电路工艺 -以P阱硅栅CMOS为例 13。光刻-引线孔光刻（反刻AL）。 PSG N-Si P+ P- P+ N+ N+ VDD IN O

14、UT P N S D D S 集成电路中电阻1 AL SiO2 R+ P P+ P-SUB N+ R- VCC N+-BL N-epi P+ 基区扩散电阻 集成电路中电阻2 SiO2 R N+ P+ P-SUB R N+-BL N-epi P+ 发射区扩散电阻 集成电路中电阻3 基区沟道电阻 SiO2 R N+ P+ P-SUB R N+-BL N-epi P+ P 集成电路中电阻4 外延层电阻 SiO2 R P+ P-SUB R N-epi P+ P N+ 集成电路中电阻5 MOS中多晶硅电阻 SiO2 Si 多晶硅 氧化层 其它：MOS管电阻 集成电路中电容1 SiO2A- P+ P-SU

15、B B+ N+-BL N+E P+ N P+-I A- B+ Cjs 发射区扩散层隔离层隐埋层扩散层PN电容 集成电路中电容2 MOS电容 Al SiO2 AL P+ P-SUB N-epi P+ N+ N+ 主要制程介绍 矽晶圓材料（Wafer） 圓晶是制作矽半導體IC所用之矽晶片，狀似圓 形，故稱晶圓。材料是矽， IC （Integrated Circuit）厂用的矽晶片即 為矽晶體，因為整片的矽晶片是單一完整的晶 體，故又稱為單晶體。但在整體固態晶體內， 眾多小晶體的方向不相，則為复晶體（或多晶 體）。生成單晶體或多晶體与晶體生長時的溫 度，速率与雜質都有關系。 一般清洗技术 工艺清洁源

16、容器清洁效果 剥离光刻胶氧等离子体平板反应器刻蚀胶 去聚合物H2SO4:H2O=6:1溶液槽除去有机物 去自然氧化层 HF:H2O1:50溶液槽产生无氧表面 旋转甩干氮气甩干机无任何残留物 RCA1#(碱性) NH4OH:H2O2:H2O= 1:1:1.5 溶液槽除去表面颗粒 RCA2#(酸性)HCl:H2O2:H2O =1:1:5 溶液槽除去重金属粒 子 DI清洗去离子水溶液槽除去清洗溶剂 光 学 显 影 光学显影是在感光胶上经过曝光和显影的程序， 把光罩上的图形转换到感光胶下面的薄膜层 或硅晶上。光学显影主要包含了感光胶涂布、 烘烤、光罩对准、 曝光和显影等程序。 关键技术参数:最小可分辨

17、图形尺寸Lmin(nm) 聚焦深度DOF 曝光方式:紫外线、X射线、电子束、极紫外 蝕刻技術（Etching Technology） 蝕刻技術（Etching Technology）是將材料使用化學 反應物理撞擊作用而移除的技術。可以分為: 濕蝕刻（wet etching）:濕蝕刻所使用的是化學溶液， 在經過化學反應之後達到蝕刻的目的. 乾蝕刻（dry etching）:乾蝕刻則是利用一种電漿蝕 刻（plasma etching）。電漿蝕刻中蝕刻的作用，可 能是電漿中离子撞擊晶片表面所產生的物理作用， 或者是電漿中活性自由基（Radical）与晶片表面原 子間的化學反應，甚至也可能是以上兩者的

18、复合作 用。 现在主要应用技术:等离子体刻蚀 常见湿法蚀 刻 技 术 腐蚀液被腐蚀物 H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O: NH4F(40%）=76：3：15：5：0.01 Al NH4(40%):HF(40%)=7:1SiO2,PSG H3PO4(85%)Si3N4 HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 Si KOH(3%50%)各向异向Si NH4OH:H2O2(30%):H2O=1:1:5 HF(49%):H2O=1:100 Ti ,Co HF(49%):NH4F(40%)=1:10TiSi2 CVD化學气

19、相沉積 是利用热能、电浆放电或紫外光照射等化学 反应的方式，在反应器内将反应物（通常 为气体）生成固态的生成物，并在晶片表 面沉积形成稳定固态薄膜（film）的一种 沉积技术。CVD技术是半导体IC制程中运用 极为广泛的薄膜形成方法，如介电材料 （dielectrics）、导体或半导体等薄膜材 料几乎都能用CVD技术完成。 化學气相沉積 CVD 气体气体 化 学 气 相 沉 积 技 术 常用的CVD技術有：(1)常壓化學气相 沈積（APCVD）；(2)低壓化學气相 沈積（LPCVD）；(3)電漿輔助化學 气相沈積（PECVD） 较为常见的CVD薄膜包括有： 二气化硅（通常直接称为氧化层） 氮化

20、硅 多晶硅 耐火金属与这类金属之其硅化物 物理气相沈積（PVD） 主要是一种物理制程而非化学制程。此技术一般使用氩等 钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后， 可将靶材原子一个个溅击出来，并使被溅击出来的材质 （通常为铝、钛或其合金）如雪片般沉积在晶圆表面。 PVD以真空、測射、离子化或离子束等方法使純金屬揮發， 与碳化氫、氮气等气體作用，加熱至400600（約13 小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1 10m厚之微細粒狀薄膜， PVD可分為三种技術：(1)蒸鍍（Evaporation）；(2)分 子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3

21、)濺 鍍（Sputter） 解 离 金 属 电 浆（淘气鬼）物 理 气 相 沉 积 技 术 解离金属电浆是最近发展出来的物理气相沉积技术， 它是在目标区与晶圆之间，利用电浆，针对从目标 区溅击出来的金属原子，在其到达晶圆之前，加以 离子化。离子化这些金属原子的目的是，让这些原 子带有电价，进而使其行进方向受到控制，让这些 原子得以垂直的方向往晶圆行进，就像电浆蚀刻及 化学气相沉积制程。这样做可以让这些金属原子针 对极窄、极深的结构进行沟填，以形成极均匀的表 层，尤其是在最底层的部份。 离子植入（Ion Implant） 离子植入技术可将掺质以离子型态植入半导体组件的 特定区域上，以获得精确的电

22、子特性。这些离子必须 先被加速至具有足够能量与速度，以穿透（植入）薄 膜，到达预定的植入深度。离子植入制程可对植入区 内的掺质浓度加以精密控制。基本上，此掺质浓度 （剂量）系由离子束电流（离子束内之总离子数）与 扫瞄率（晶圆通过离子束之次数）来控制，而离子植 入之深度则由离子束能量之大小来决定。 化 学 机 械 研 磨 技 术 化学机械研磨技术（化学机器磨光， CMP）兼具有 研磨性物质的机械式研磨与酸碱溶液的化学式研磨 两种作用，可以使晶圆表面达到全面性的平坦化， 以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在 研磨垫上并带动晶圆旋转，至于研磨垫则以相反的 方向旋转

23、。在进行研磨时，由研磨颗粒所构成的研 浆会被置于晶圆与研磨垫间。影响CMP制程的变量 包括有：研磨头所施的压力与晶圆的平坦度、晶圆 与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、 温度、以及研磨垫的材质与磨损性等等。 制 程 监 控 量测芯片内次微米电路之微距，以确保制程 之正确性。一般而言，只有在微影图案（照 相平版印刷的patterning）与后续之蚀刻 制程执行后，才会进行微距的量测。 光罩检测（Retical检查） 光罩是高精密度的石英平板，是用来制作晶圆上电子 电路图像，以利集成电路的制作。光罩必须是完美无 缺，才能呈现完整的电路图像，否则不完整的图像会 被复制到晶圆上。光罩检测机台

24、则是结合影像扫描技 术与先进的影像处理技术，捕捉图像上的缺失。 当晶 圆从一个制程往下个制程进行时，图案晶圆检测系统 可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断 线、短路、以及其它各式各样的问题。此外，对已印 有电路图案的图案晶圆成品而言，则需要进行深次微 米范围之瑕疵检测。 一般来说，图案晶圆检测系统系 以白光或雷射光来照射晶圆表面。再由一或多组侦测 器接收自晶圆表面绕射出来的光线，并将该影像交由 高功能软件进行底层图案消除，以辨识并发现瑕疵。 铜制程技术 在传统铝金属导线无法突破瓶颈之情况下，经过多年 的研究发展，铜导线已经开始成为半导体材料的主 流，由于铜的电阻值比铝还小，因此可在较

25、小的面 积上承载较大的电流，让厂商得以生产速度更快、 电路更密集，且效能可提升约30-40的芯片。亦 由于铜的抗电子迁移（电版移民）能力比铝好，因 此可减轻其电移作用，提高芯片的可靠度。在半导 体制程设备供货商中，只有应用材料公司能提供完 整的铜制程全方位解决方案与技术，包括薄膜沉积、 蚀刻、电化学电镀及化学机械研磨等。 半导体制造过程 後段（後段（Back End） -后工序 构装（构装（Packaging）：）：IC構裝依使用材料可分為 陶瓷（ceramic）及塑膠（plastic）兩種，而 目前商業應用上則以塑膠構裝為主。以塑膠構 裝中打線接合為例，其步驟依序為晶片切割 （die saw

26、）、黏晶（die mount / die bond）、銲線（wire bond）、封膠 （mold）、剪切/成形（trim / form）、印 字（mark）、電鍍（plating）及檢驗 （inspection）等。 测试制程（测试制程（Initial Test and Final Test） 1 晶片切割（晶片切割（Die Saw） 晶片切割之目的為將前製程加工完成之晶圓上 一顆顆之 晶粒（die）切割分離。举例来说： 以0.2微米制程技术生产，每片八寸晶圆上可 制作近六百颗以上的64M微量。 欲進行晶片切割，首先必須進行 晶圓黏片， 而後再送至晶片切割機上進行切割。切割完後 之晶粒井然有

27、序排列於膠帶上，而框架的支撐 避免了 膠帶的皺摺與晶粒之相互碰撞。 2黏晶（黏晶（Die Bond） 黏晶之目的乃將一顆顆之晶粒置於導線架 上並以銀膠（epoxy）黏著固定。黏晶 完成後之導線架則經由傳輸設 備送至彈 匣（magazine）內，以送至下一製程進 行銲線。 3銲線（銲線（Wire Bond） IC構裝製程（Packaging）則是利用塑膠或陶瓷 包裝晶粒與配線以成積體電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造 出所生產的電路的保護層，避免電路受到機械性 刮傷或是高溫破壞。最後整個積體電路的周圍會 向外拉出腳架（Pin），稱之為打線，作為與外 界

28、電路板連接之用。 4封膠（封膠（Mold） 封膠之主要目的為防止濕氣由外部侵入、 以機械方式支 持導線、內部產生熱量之 去除及提供能夠手持之形體。其過程為將 導線架置於框架上並預熱，再將框架置於 壓模機上的構裝模上，再以樹脂充填並待 硬化。 5剪切剪切/成形（成形（Trim /Form） 剪切之目的為將導線架上構裝完成之晶 粒獨立分開，並 把不需要的連接用材料 及部份凸出之樹脂切除（dejunk）。成 形之目的則是將外引腳壓成各種預先設 計好之形狀 ，以便於裝置於電路版上使 用。剪切與成形主要由一部衝壓機配上 多套不同製程之模具，加上進料及出料 機構 所組成。 6印字（印字（Mark） 印字乃

29、將字體印於構裝完的膠體之上， 其目的在於註明 商品之規格及製造者等 資訊。 7檢驗（檢驗（Inspection） 晶片切割之目的為將前製程加工完成之 晶圓上一顆顆之 檢驗之目的為確定構裝 完成之產品是否合於使用。其中項目包 括諸如：外引腳之平整性、共面度、腳 距、印字 是否清晰及膠體是否有損傷等 的外觀檢驗。 8封封 装装 制程处理的最后一道手续，通常还包含 了打线的过程。以金线连接芯片与导 线 架的线路，再封装绝缘的塑料或陶瓷外 壳，并测试集成电路功能是否正常。 硅器件失效机理 1 氧化层失效：针孔、热电子效应 2 层间分离：AL-Si、Cu-Si合金与衬底热 膨胀系数不匹配。 3 金属互连

30、及应力空洞 4 机械应力 5 电过应力/静电积累 6 LATCH-UP 7 离子污染 典型的测试和检验过程 1。芯片测试（wafer sort） 2。芯片目检（die visual） 3。芯片粘贴测试（die attach） 4。压焊强度测试（lead bond strength） 5。稳定性烘焙（stabilization bake） 6。温度循环测试（temperature cycle） 8。 离心测试（constant acceleration） 9。渗漏测试（leak test） 10。高低温电测试 11。高温老化（burn-in） 12。老化后测试（post-burn-in elec

31、trical test） 芯片封装介绍 一、DIP双列直插式封装 DIP(DualInline Package) 绝大多数中小规模集成电路(IC) 其引脚数一般不超过100个。 DIP封装具有以下特点： 1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2.芯片面积与封装面积之间的比值较大，故体积也较大。 Intel系列CPU中8088就采用这种封装形式，缓存(Cache) 和早期的内存芯片也是这种封装形式。 Through-Hole Axial & Radial DIP(雙列式插件) Use(用途):Dual-Inline-Package Class letter (代號):Depend

32、 Value Code(單位符號):Making on component Tolerance(誤差):None Orientation(方向性):Dot or notch Polarity(极性):None Through-Hole Axial & Radial SIP(單列式插件) Use(用途):Single-Inline-Package for resistor network or diode arrays Class letter (代號): RP, RN for resistor network, D or CR for diode array. Value Code(單位符號)

33、: Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor network. Tolerance(誤差):None Orientation(方向性): Dot, band or number indicate pin 1 Polarity(极性):None Surface Mount Component (表面帖裝元件) SOICSOSOLSOJVSOPSSOPQSOPTSOP Descripti on Small Outlin

34、e IC Small Outline Small Outline, Large Small Outline J-Lead Very Small Outline Packag e Shrink Small Outline Package Quarter Small Outline Package Thin Small Outline Package # of Pins8-568-1616-3216-4032-568-3020-5620-56 Body Width Various156 mils (3.97 mm) 300- 400 mils (6.63- 12.2 mm) 300-400 mil

35、s (6.63- 12.2 mm) 300 mils (6.63 mm) 208 mils (5.3 mm) 156 mils (3.97 mm) 208 mils (5.3 mm) Lead Type Gull- wing, J- lead Gull- wing Gull- wing J-LeadGull- wing Gull- wing Gull- wing Gull- wing Lead Pitch 20 to 50 mils 50 mils (1.27 mm) 50 mils (1.27 mm) 50 mils (1.27 mm) 25 mils (0.65 mm) 25 mils (

36、0.65 mm) 25 mils (0.65 mm) 20 mils (0.5mm) Surface Mount Component (表面帖裝元件) PLCC Description:Small Outline Integrated Circuit (SOIC) Class letter:U, IC, AR, C, Q, R Lead Type :J-lead # of Pins:20-84 (Up to 100+) Body Type:Plastic Lead Pitch:50 mils (1.27 mm) Orientation:Dot, notch, stripe indicate p

37、in 1 and lead counts counterclockwise. Surface Mount Component (表面帖裝元件) MELF(金屬電极表面連接元件) Description(描述): Metal Electrode Face (MELF) have metallized terminals cylindrical body. MELF component include Zener diodes, Resistors, Capacitors, and Inductors. Class letter:Depends on component type Value Ra

38、nge:Depends on component type Tolerance:Depends on component type Orientation:By polarity Polarity:Capacitors have a beveled anode end. Diodes have a band at the cathode end. 二、QFP塑料方型扁平式封装和PFP塑 料扁平组件式封装 QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很 细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在 100个以上。用这种形式封装的

39、芯片必须采用SMD（表面安装设备技术） 将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般 在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点， 即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是 很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： Surface Mount Component PQFP Description:Plastic Quad Flat Pack Class lett

40、er:U, IC, AR, C, Q, R Lead Type :Gull-wing # of Pins:44 and up Body Type:Plastic Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm) Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise. Surface Mount Component QFP (MQFP) Description:Quad Flat Pack (QFP), Metric QFP (MQFP) C

41、lass letter:U, IC, AR, C, Q, R Lead Type :Gull-wing # of Pins:44 and up Body Type:Plastic (Also metal and ceramic) Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm) Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise. BGA球栅阵列封装 当IC的频率超过100MHz时，传统封装方式可能 会产生所谓的“CrossTalk”现象

42、，而且当IC的管 脚数大于208 Pin时，传统的封装方式有其困难 度。 三、PGA插针网格阵列封装 PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方 阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。 根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专 门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片 开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的 CPU在安装和拆卸上的要求。 ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插 座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然 后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将 CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而 拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯 片即可轻松取出。 PGA封装具有以下特点： 1.插拔操作更方便，可靠性高。 2.可适应更高的频率。 四、Surface Mount Component BGA Description:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Cer