《EDA原理与应用》实验指导书(季版)

1、eda原理与应用 实 验 指 导 书 编 写适用专业：通信工程 闽江学院计算机科学系 2010年7月前 言在现代通信控制，电子测量等众多领域，都广泛的应用电子技术。eda（电子设计自动化）技术的飞速发展，要求专业技术人员能较快地掌握该技术的应用。为了帮助广大同学更好地学习eda技术，我们编写了本实验指导书。本着快速掌握，即学即用和实用易学的目的，本书采用了理论从略、应用从祥的原则。本书包括模拟验证性实验，以完成一个实际应用为例，引导学生完成并掌握整个设计过程，实验由简单到复杂，由单一到综合，巩固和加强学生对基本理论的掌握，训练提高学生的基本设计能力；设计性实验，提出实验目的要求和实验内容及约束

2、条件，设计方案、功能选择由学生自行拟定，以培养学生独立组织实验和创新设计的能力。本指导书适用通信工程专业，共包含六个实验，其中实验一、实验六为必做，实验二、实验三、实验四、实验五至少选作两个。目 录 1、实验一：quartusii应用 12、实验二：加法器设计143、实验三：优先编码器设计164、实验四：触发器设计185、实验五：分频器设计206、实验六：数字钟设计227、附：实验报告格式23实验一：quartusii应用实验学时：2学时实验类型：验证实验要求：必修一、实验目的通过本实验的学习，使学生掌握eda工具软件的应用，为后续理论及实验学习奠定基础二、实验内容编辑文件，创建工程，编译，目

3、标芯片的配置，仿真。三、实验组织运行要求根据本实验的特点、要求和具体条件，采用集中授课形式。四、实验条件安装quartusii软件的计算机。五、实验步骤利用quartus设计数字系统之前，应该先建立一个文件夹，此文件夹可作为quartus默认的工作库。quartus中任何一项设计都是一项工程，在工程设计过程中，会产生许多仅扩展名不同的同名文件，放在同一个文件夹下，便于统一管理。出于同样的原因，不同的设计项目最好放在不同的文件夹中。在本例中，建立文件夹d:designs作为工作库，以便将设计过程中的相关文件存储于此。1 编辑文件（1）启动quartus双击桌面上的quartus图标或单击开始按扭

4、，启动quartus。其初始界面如图1所示。图1 初始界面（2）编辑文件单击标题栏中的filenew对话框，如图2所示。图2 输入选择对话框单击new对话框的device design files选项卡，选择编译文件的语言类型。这里选择vhdl files，选好后单击【ok】按钮，打开vhdl文本编辑器窗口，并在其中输入图3所示的程序，这是一个与门的vhdl程序。图3 文本编辑器输入完成之后，单击filesave as选项，将编辑的文本文件存在已建立的文件夹d:designs下，存盘文件名应该与vhdl程序的实体名一致，即ex1_v.vhd。当出现问句do you want to create

5、时，可选“否”。2创建工程（1）打开建立新工程向导单击filenew project wizard菜单，出现新建工程向导对话框，如图4所示。图4 新建工程向导在图4中，单击【next】按钮，出现如图5所示的工程基本设置对话框。图5 工程基本设置在最上面的输入框中输入工作库文件夹的地址，本例的地址是d:designs，或者单击该对话框最上一栏右侧的【】按钮，出现如图6所示的对话框。如果所见与图6不同，可单击查找范围输入框旁的下三角按钮，在下拉框中选定d: designs文件夹后，单击【打开】按钮，返回图5。(2) 将设计文件加入工程中单击图7中的【next】按钮，在弹出的对话框中，将与本工程有关

6、的文件加入，有两种方法：一种是单击右边的【add all】按钮，将设定工程目录中的所有vhdl文件加入到工程文件栏；另一种是单击【add 】按钮，从工程目录中选出相关的vhdl文件。完成后，如图8所示。图6 选择文件夹目录图5中间的输入框要求输入该工程的名称，一般可以用顶层文件的名称作为工程名称，本例的顶层文件名是ex1_v。最下面的输入框要求输入顶层设计文件实体的名称，本例顶层文件的实体名称是ex1_v。完成后，如图7所示。图7 新建工程基本情况图8 加入设计文件(3) 选择仿真器和综合器类型单击图8中的【next】按钮，这时弹出选择仿真器和综合器类型的窗口。如果选择默认的none，表示使用

7、quartus中自带的仿真器和综合器。在本例中都选默认的none选项。如图9所示。图9 eda工具设置(4) 选择目标芯片单击图9中的【next】按钮，根据系统设计的实际需要选择目标芯片。首先在family栏选择芯片系列，本例选择acex20ke系列。在此栏下方，询问选择目标器件的方式，选no，表示允许编程器自动选择该系列中的一个器件；单击yes选项，表示手动选择。如图10所示。图10 器件模式本例采用手动选择，单击图10中的【next】按钮，选择此系列的具体芯片：ep20k30etc144-1，如图11所示。图11 目标器件选择单击【next】按钮后，弹出工程设置统计窗口，如图12所示。图1

8、2 摘要(5) 结束设置最后单击图12中的【finish】按钮，结束设置。在quartus主窗口的左侧，如图13所示。图13 工程管理窗口该图是工程ex1_v 的工程管理窗口(或称compilation hierarchy窗口)，主要显示本工程项目的层次结构和各层次的实体名。3目标芯片的配置(1) 选择目标芯片单击标题栏中的assignmentssettings菜单，在弹出的对话框中选category下的device选项，然后在右侧选择目标芯片ep20k30etc144-1（此芯片已在建立工程时选定了）。也可在available devices栏分别单击package（封装形式）、pin co

9、unt（管脚数量）和speed（速度）来选定芯片。如图14所示。图14 选择器件对话框(2) 选择目标器件编程配置方式单击图14中的【device & pin options】（本例中字母d被挡住了）按钮进入器件与管脚操作对话框，首先选择configuration项，在此框的下方有相应的说明，在此可选configuration方式为passive serial，这种方式可以直接由pc机配置，也可由专用配置器件进行配置。使用的配置器件选auto（系统自动配置），如图15所示。图15 配置选项卡(3) 选择输出配置单击图15中的programming files选项卡，可以选hexadecimal

10、，即产生下载文件的同时，产生十六进制配置文件，start（起始地址）设为0，count（计数）设为up（递增方式）。如图16所示。此文件可用于单片机与eprom构成的fpga配置电路系统。图16 程序文件选项卡(4) 选择目标器件闲置管脚的状态单击图16中的unused pins选项卡，可根据实际需要选择目标器件空闲管脚的状态，有三种状态可供选择：作为输入并呈高阻状态、作为输出并呈低电平状态、作为输出并呈不确定状态。也可以对空闲管脚不作任何选择，而由编程器自动配置。如图17所示。图17 空闲管脚设置选项卡4编译（1）编译单击标题栏中的processingstart compilation选项，

11、启动全程编译。编译包括对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。如果工程文件中有错误，在下方的信息栏中会显示出来。可双击此条提示信息，在闪动的光标处（或附近）仔细查找，改正后存盘，再次进行编译，直到没有错误为止。编译成功的标志是所有进程都完成，如图18所示。图18 编译进程信息（2） 阅读编译报告编译成功后可以看到编译报告，如图19所示。左边栏目是编译处理信息目录，右边是编译报告。这些信息也可以在processing菜单下的compilation report处见到。图19 编译报告5仿真

12、仿真就是对设计项目进行一项全面彻底的测试，以确保设计项目的功能和时序特性符合设计要求，保证最后的硬件器件的功能与原设计相吻合。仿真可分为功能仿真和时序仿真。功能仿真只测试设计项目的逻辑行为，而时序仿真不但测试逻辑行为，还测试器件在最差条件下的工作情况。(1) 建立波形文件与max+plus仿真操作相同，仿真前必须建立波形文件。单击filenew选项，打开文件选择窗口。然后单击other files选项卡，选择其中的vector waveform file选项。如图20所示。图20 新文件选择(2) 打开波形编辑器单击图20中的【ok】按钮，即出现空白的波形编辑器，如图21所示。图21 波形编辑

13、器为了使仿真时间设置在一个合理的时间区域上，单击editend time选项，在弹出窗口中的time输入框键入50，单位选us，即整个仿真域的时间设定为50微秒，如图22所示。图22 仿真时间设置单击【ok】按钮。结束设置后，要将波形文件存盘。单击filesave as选项，将波形文件以文件名ex1_v.vwf（默认名）存入文件夹d:designs中。(3) 输入信号节点单击viewutility windowsnode finder选项，会打开一个对话框。在该对话框的filter空白栏中选pins：all，然后点击【list】按钮。在下方的nodes found窗口中会出现了设计工程的所有端

14、口管脚名，如图23所示。图23 管脚编辑用鼠标将输入端口节点a、b和输出信号节点c逐个拖到波形编辑窗口，如图24所示。图24 波形编辑单击图23中的关闭按钮，关闭node finder窗口。(4) 编辑输入波形波形编辑器的按钮操作方法与max+plus相同。利用这些按钮，分别给输入管脚编辑波形，如图25所示。图25 已编辑输入波形(5) 启动仿真及阅读仿真报告单击标题栏中的processingstart simulation选项，即可启动仿真器。如图26所示。图26 仿真结果从图26中可以看出，本次设计与门的输出有着明显的延时。单击左侧的栏目，能够打开仿真报告。六、实验报告报告第一行必须写上“

15、班级、姓名、座号、时间”，其中“时间”要跟实际实验时间一致。报告中写出实验目的、实验设备、实验内容（本次实验仅要求写出所完成内容的提纲，不要求写出具体步骤）。实验二：加法器设计实验学时：2学时实验类型：验证实验要求：选修一、实验目的学习利用组合电路设计加法器。掌握利用结构描述设计程序的方法。二、实验内容设计一个1位全加器，设计4位全加器，利用两个4位全加器构成一个8位全加器。三、实验原理加法器是数字系统中的基本逻辑器件，多位加法器的构成有并行进位和串行进位两种进位方式。并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器

16、占用更多的资源，随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距快速增加。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡。下表是一位全加器真值表，通过串行级联的方法可以构成多位全加器。输入输出abcicos0000000101010010111010001101101101011111布尔表达式为：s=abcico=ab+aci+bci四、实验组织运行要求根据本实验的特点、要求和具体条件，采用集中授课形式。五、实验条件安装quartusii软件的计算机。六、实验步骤1设计1位全加器。2. 利用1位全加器设计如图1所示的4位全加器。3利用两个4位全加器级联构成一个8位全加器

17、。4仿真验证。七、思考题实验内容3采用文本输入方式和原理图输入方式两种方法设计八、实验报告报告第一行必须写上“班级、姓名、座号、时间”，其中“时间”要跟实际实验时间一致。报告中写出实验目的、实验设备、实验内容。对于文本输入方式设计，在实验报告中要给出源程序代码；对于原理图方式设计，要在实验报告中粘贴原理图。仿真验证的结果要求抓图，并粘贴在实验报告中。实验三：优先编码器设计实验学时：2学时实验类型：验证实验要求：选修一、实验目的进一步熟悉硬件描述语言的使用，学习优先权编码器的设计，掌握组合逻辑电路的设计方法。二、实验内容设计一个优先编码器，利用if语句的条件向上相与关系。三、实验原理74/54系

18、列148/348是优先编码器，低电平有效，图1是它的功能图，表1是它的真值表。表1 优先编码器真值表输入输出e1d0d1d2d3d4d5d6d7q0q1q2gse01xxxxxxxx11111011111111111100xxxxxxx0000010xxxxxx01001010xxxxx011010010xxxx0111011010xxx01111100010xx011111101010x01111111100100111111111101四、实验组织运行要求根据本实验的特点、要求和具体条件，采用集中授课形式。五、实验条件安装quartusii软件的计算机。六、实验步骤1根据所给真值表写出源程

19、序。2仿真验证。七、思考题比较顺序语句和并行语句的异同八、实验报告报告第一行必须写上“班级、姓名、座号、时间”，其中“时间”要跟实际实验时间一致。报告中写出实验目的、实验设备、实验内容。在实验报告中要给出源程序代码，并回答思考题。仿真验证的结果要求抓图，并粘贴在实验报告中。实验四：触发器设计实验学时：2学时实验类型：验证实验要求：选修一、实验目的掌握时序电路的设计方法，学习d触发器的设计，学习jk触发器的设计。二、实验内容设计d触发器，jk触发器。在d触发器和jk触发器的基础上设计其他类型的触发器，如t触发器，带异步复位、置位的d触发器。三、实验原理上升沿触发的d触发器有一个数据输入端d，时钟

20、输入端clk，数据输出端q，表1是它的真值表。表1 d触发器真值表数据输入时钟输入数据输出dclkqx0不变x1不变0上升沿01上升沿1jk沿触发的种类很多，可以从不同的真值表，写出不同的jk触发器的设计程序。在此设计一个通用的jk触发器，表2是它的真值表。表2 jk触发器真值表输入端输出端psetclrclkjkq/q01xxx1010xxx0100xxxxx11上升沿010111上升沿11翻转翻转11上升沿00不变不变11上升沿1010四、实验组织运行要求根据本实验的特点、要求和具体条件，采用集中授课形式。五、实验条件安装quartusii软件的计算机。六、实验步骤1分析、仿真和验证两种触

21、发器的逻辑功能和触发方式2在d触发器和jk触发器的基础上设计其他类型的触发器，如t触发器，带异步复位、置位的d触发器。t触发器的条件为：t=1时，q=not q，在时钟上升沿赋值。 t=0时，q=q，在时钟上升沿赋值。 带异步复位/置位的d触发器真值表如下表所示。clrpsetdclkq0xxx010xx1110上升沿0111上升沿111x0不变11x1不变3仿真验证。七、思考题分析、比较各种不同触发器的原理和工作方式八、实验报告报告第一行必须写上“班级、姓名、座号、时间”，其中“时间”要跟实际实验时间一致。报告中写出实验目的、实验设备、实验内容。在实验报告中要给出源程序代码，并回答思考题。仿

22、真验证的结果要求抓图，并粘贴在实验报告中。实验五：分频器设计实验学时：2学时实验类型：验证实验要求：选修一、实验目的分频器在的应用非常广泛，掌握分频器的设计方法，为后续实用系统设计打好基础。二、实验内容设计偶数分频的分频器，设计奇数分频的分频器。三、实验原理在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。下面讲讲对各种分频系数进行分频的方法：第一，偶数倍分频：偶数倍分频是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行n倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到n/2-1时，输出时钟进行翻转，并使计数器复位，使得下一个时钟从零

23、开始计数。以此循环下去。这种方法可以实现任意的偶数分频。第二，奇数倍分频：奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的

24、奇数分频。四、实验组织运行要求根据本实验的特点、要求和具体条件，采用集中授课形式。五、实验条件安装quartusii软件的计算机。六、实验步骤1设计分频器，可以对输入时钟信号clk进行8分频、12分频2设计分频器，可以对输入时钟信号clk进行3分频，且要求输出时钟占空比为50%3仿真验证。七、参考程序分频器端口定义library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity clkdiv isport(clk : in std_logic; -占空比1：1周期信号输入 clk_div3 : out std_logic; -3分频输出 clk_div8 : out std_logic; -8分频输出 clk_div12 : out std_logic); -12分频输出end clk_div;八、实验报告报告第一行必须写上“班级、姓名、座号、时间”，其中“时间”要跟实际实验