杭电计算机组成原理全加器设计试验1_第1页
杭电计算机组成原理全加器设计试验1_第2页
杭电计算机组成原理全加器设计试验1_第3页
杭电计算机组成原理全加器设计试验1_第4页
杭电计算机组成原理全加器设计试验1_第5页
已阅读5页，还剩3页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、-WORD格式 - 可编辑 -杭州电子科技大学计算机学院实验目的实验环境实验内容(算法、程序、步骤和法方)课程名称：实验项目：指导教师： 实验位置：计算机组成原理全加器设计实验实验报告姓班学日名：级号期： 2015 年 4 月 15 日1)2)3)4)5)学习 ISE 工具软件的使用及仿真方法。学习 FPGA 程序的下载方法。 熟悉 Nexys3 实验板。掌握运用 Verilog HDL 进行结构描述与建模的技术和方法。 掌握二进制全加器的原理与设计方法。ISE Design Suite 14.6Digilent AdeptNexys3 实验板(1)(2)(3)(4)代码：Module画出全加

2、器的真值表并化简，得出输出变量的逻辑表达式。 创立新的工程，根据逻辑表达式进行结构描述方式进行建模。 新建测试文件，进行软件仿真。生成 BIT 文件，下载入 FPGA ，进行硬件测试。文件：module Add(A,B,Ci,F,Co);input A,B,Ci; output F,Co;wire A,B,Ci,F,Co;xor X1(F,A,B,Ci), X2(S2,A,B);and A1(S1,A,B), A2(S3,S2,Ci);or O1(Co,S1,S3);-WORD格式 - 可编辑 -endmodule仿真文件： module test; reg A; reg B; reg Ci;

3、/ Outputs wire F; wire Co;/ Instantiate the Unit Under Test (UUT) Add uut (.A(A), .B(B), .Ci(Ci), .F(F), .Co(Co) );initial begin/ Initialize InputsA = 0;B = 0;Ci = 0;/ Wait 100 ns for global reset to finish #100;/ Add stimulus here A = 0;B = 0;Ci = 1;#100;A = 0;B = 1;Ci = 0;#100;A = 0;B = 1;Ci = 1;#100;-WORD格式 - 可编辑 -A = 1;B = 0;Ci = 0; #100;A = 1;B = 0;Ci = 1; #100;A = 1;B = 1;Ci = 0; #100;A = 1;B = 1;Ci = 1; #100;endendmodule（接上）实验内容（算法、程序、步骤和方法）-WORD格式 - 可编辑 -ACiCoBF0000000110010100110110010101011100111111件方程结果记录硬件测试结果和计经过实验，所设计的全加器输出的结果正确复合逻辑结论试验心得

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论