ARM9S3C2410x中文datasheet资料(绝对完整版)07第七章-时钟和功率管理全解

1、第七章 时钟和功率管理概述时钟和功率管理模块由三部分组成：时钟控制，usB空制和功率控制。S3C2410A勺时钟控制逻辑能够产生系统所需要的时钟，包括 CPU 的FCLK AHB总线接口的HCLK禾口 APB总线接口的PCLK S3C2410A有 两个PLL，一个用于FCLK,HCLK,PCLJK另一个用于USB模块(48MHZ。时钟控制逻辑能够由软件控制不将 PLL连接到各接口模块 以降低处理器时钟频率，从而降低功耗。S3C2410A有各种针对不同任务提供的最佳功率管理策略，功率管 理模块能够使系统工作在如下 4 种模式：正常模式，低速模式，空闲 模式和掉电模式。正常模式：功率管理模块向 C

2、PU和所有外设提供时钟。这种模式 下，当所有外设都开启时，系统功耗将达到最大。用户可以通过软件 控制各种外设的开关。例如，如果不需要定时器，用户可以将定时器 时钟断开以降低功耗。低速模式：没有PLL的模式。与正常模式不同，低速模式直接使 用外部时钟(XTIpll或者EXTCLK作为FCLK这种模式下，功耗仅由 外部时钟决定。空闲模式：功率管理模块仅关掉 FCLK而继续提供时钟给其他外 设。空闲模式可以减少由于 CPU核心产生的功耗。任何中断请求都可 以将CPU从中断模式唤醒。掉电模式：功率管理模块断开内部电源。因此CPU和除唤醒逻辑单元以外的外设都不会产生功耗。要执行掉电模式需要有两个独立的

3、电源，其中一个给唤醒逻辑单元供电，另一个给包括CPU在内的其他模块供电。在掉电模式下，第二个电源将被关掉。掉电模式可以由外 部中断EINT15:0或RTC唤醒。功能描述时钟结构图7-1描述了时钟架构的方块图。主时钟源由一个外部晶振或者 外部时钟产生。时钟发生器包括连接到一个外部晶振的振荡器和两个 PLL(MPLL和UPLL用于产生系统所需的高频时钟。时钟源选择表7-1描述了模式控制引脚(0M3和0M2和选择时钟源之间的对应 关系。OM3:2的状态由0M刑0M2引脚的状态在nRESET勺上升沿锁 存得到。Table 7-1. Clock Source Selection at Boot-UpMo

4、de OM3：2MPLL StateUPLL StateMain Clock sourceUSB Clock Source00nOnCrystalCrystal01OnOnCrystalEXTCLK10OnOnEXTCLKCrystal11OnOnEXTCLKEXTCLK注意：1、尽管MPLL在系统复位的时候就开始产生，但是只有有效的 设置号MPLLCO寄存器后才能用于系统时钟。在此之前，外部时钟将 直接作为系统时钟。即使不需要改变 MPLLCO寄存器的初值，也必须 将同样的值写入寄存器。2、当OM1:0为11时，OM3:2用于决定一种测试模式OM3;2MPLLEXTCL-.UCLKHCLKA

5、RM330T=USB Host I FTICA!DTSDIADCU ART： 11.21PWVRTCftUSB=f;3 呼0 s(i；qMPLLGLK uplCclkCantfiQiSignalCLKCNTLFOLK-FCLKCLKOUTUSBCNTLUPLLMand RastiControllerH POWCNTL半C：MR-0S1：CManagementBlockPCILK十Memory CentrollefInterrupt CuiHufhir1I1 H LCDBmLCDCDntrollerArt- trst onMA4chSPIcO.1)Fhauirg 7-1. Clock Gener

6、ator Block Diagram锁相环PLL位于时钟信号发生器的内部 MPLL用于将输出信号和相关输入信号在相位和频率上同步起来。它包括如图7-2所示的一些基本模块：根据DC电压产生相应比例关系频率的压控振荡器（VCO）,除数P（对输入 频率Fin进行P分频)，除数M对VCQ的输出频率进行M分频，分频后 输入到相位频率探测器 PFD),除数S (对MPLL输出频率Mpll进行分 频)，相差探测器， charge pump , loop filter 。MPLL的时钟输出 Mpll和输入时钟Fin的关系如下式所示：Mpli = (m * Fin) / (p * 2s)-M 世心吃血c? fo

7、r cMda M)+ 8, p = P (the value for divider P) + 2UPLL和 MPLL是完全一样的。下面的部分描述了 MPLL的操作，包括相差探测器，chargepump VCO loop filter 。相位频率探测器PFD当PFD检测Fref和Fvco之间的相差时产生一个控制信号。Fref如图7-2所示。Charge pumpCharge pump通过一个外部过滤器将PFD的控制信号转换成一个比例的电压关系来驱动 VCQLoop FilterPFD产生的控制信号可能在每一次 Fref和Fvco比较的时候产生很 大的偏差，为了防止 VCO过载，一个低通滤波器将

8、过滤掉控制信号的 高频成分。滤波器就是常用的一节 RC滤波器。压控振荡器VCOLoop filter输出的电压驱动VCQ导致它的晶振频率根据平均电压线性地增加或降低。当Fref和Fvco的频率和相位都匹配时，PFD停 止发送控制信号给charge pump，然后VCO频率保持不变，并且PLL保 持固定于系统时钟。PLL和时钟发射器的通用条件PLL和时钟发生器通常使用如下条件Loop filter capacitance5 pFExternal X-tal frequency10-20 MHz 唤）Extern日1 capacitanee used for X-tal15-22 pF注：1、值是

9、可变的。2、FCLK必须大于X-tal或EXTCLK勺3倍Figure 7-2. PLL (Phasfi-Locked Loop) Block Diagram时钟控制逻辑时钟控制逻辑决定哪个时钟源被使用，例如MPLL或者外部时钟。当PLL被配置到一个新的频率时，时钟控制逻辑将会停止FCLK直到PLL达到一个稳定的输出。时钟控制逻辑在上电复位和从掉电模式唤醒 的情况下也是有效的。上电复位(XTIpll )图7-4显示了上电复位时的时钟行为。晶振在几毫秒内开始振荡。当OSC时钟稳定后，PLL根据默认PLL设置开始生效，但是通常这个时候是不稳定的，因此在软件重新配置 PLLCON寄存器之前FCLK直

10、 接使用Fin而不是MPLL即使用户不希望改变 PLLCON勺默认值，用户 也应该执行一边写PLLCON操作FCLK在软件配置好PLLCON之后锁定一段时间后连接到 Mpll。PDV.trI pll 越 n operate aner OM3 ：2 i s lakiited.RESETOSC(XTlpll)VVWWWWWWWVLPl L is configured by 3/W first timeclockDisableLock TimevcooutputFCLKrLTWUl_ The logic operates Dy XTlpllft- FCLK is new irequencyFigur

11、e 7-4. Power-On Res st Saquenc# (when the xtrinall clock sciirc# is- a crystal oscillator)正常情况下改变 MPLL设置正常模式下，用户可以通过写 PMS的值来改变FCLK的频率，此时将会自动插入一段时间延迟，在这段延迟内FCLK将停止，其时序如图7-5。LRnnnmutinjiRnrmjiTLnrLPMS settlingPLL Lock-iiim&FCLKrLRTLJWUUUWIt changes to new pll clockafter automatic lock time.图7-5USB寸钟控制

12、USB主机接口和USB设备接口需要48MHz的时钟。在S3C2410中， 是通过UPLL来产生这一时钟的，UCLK只有在UPLL配置好后才会生 效。ConditionUCLK StateUPLL StateAfter resetXTlpll or LXTCLKnAfter configuring UPLLL :during PLL lock time4BMHz： after PLL lock timeOnUPLL is turned off by CLKSLOW registerXTlpll or EXTCLKOffUPLL i$ turned on bv CLKSLOW reaiater48

13、MHzOnFCLK,HCLI和 PCLKFCLK用于 ARM920T.HCLK用于AHB总线。包括ARM920T存储控制器，中断控制器，LCD控制器，DMA和USB主机。PCLK用 于 APB总线。包括 外设如 WDT,IIS,I2C,PWM,PWMTIMER,MMC,ADC,UART,GPIO,RTC,SPIS3C2410支持三者之间的比率可选，这个比率是由 CLKDIVN寄存器的HDIVN和PDIVN决定的。HDIVN1HDIVNFDIVMFCLKHCLK户CLKDivide RatioQ30FCLKFOLKFCLK1 ： 1 ： 1 (Default)001FCLKFCLKFCLK/21

14、:1:2010FCLKFCLK/2FCLKt21:2:2uJ1FCLKFCLK/2FCLK/41:2:4Recommended)130FCLKFCLK/4FOLK/41:4:4设置好PMS勺值后，需要设置CLKDIVN寄存器。CLKDIVN寄存器的值将在PLL锁定时间之后生效，在复位和改变功率模式后也是有效The setting value can also be valid after 11.5 HCLK. Only. 1HCLK can validate the value of CLKDIVN register changed from Default (1:1:1) to other

15、Divide Ratio (1:1:2, 1:2:2, 1:2:4 and 1:4:4)II I IC LKDIVNQwOOaOOODO X_ 0x0000000X1:12) XOmODOOOO 耐门:2:4)*旳00000申(1:1:卄炯 _TLnLrLpLpu_rLfi_nLT_L_o_nLrLpgiiijdii j n n= 1 HCLK1.5 KILK1.5 HCLKFigure 7-6. Changing CLKDIVN Register Value注意：1、HCLK和PCLK不应该超过某一限制2、如果HDIVN=1 CP总线模式将通过一下指令从快速模式切换到异步模式：MMU_Set

16、Asy ncBusModemrc p15,0,r0,c1,c0,0orr rO,rO,#R1_nF:OR:R1 _iAmcr p15,0,r0,c1,c0,0如果HDIVN二併且CPU总线模式是快速模式，CPU将以HCLK进行 运行，这一特性可以用于将CPU频率减半而不影响HCLK和PCLK功率管理在S3C2410中，功率功率模块通过软件控制系统时钟来达到降低功耗的目的。这些策略牵涉到PLL，时钟控制逻辑和唤醒信号。图 7-7显示了 S3C2410的时钟分配。Fifiur 7-7. The Clock Distribution Block DiagramS3C2410有4种功耗模式。各种模式之

17、间的转换并不是完全自由的，图7-8描述了各种模式之间的转换关系。正常模式正常模式下，所有的外设和基本的功能模块，包括功率管理模块，CPU核心，总线控制器，存储控制器，中断控制器，DMA和外部控制器都可以完全操作。但是除了基本的模块之外，其他模块都可以通 过关闭其时钟的方法来降低功耗。空闲模式空闲模式下，除了总线控制器、存储控制器、中断控制器、功率管理模块以外的CPU时钟都被停止。EINT23:0、RTC中断或者其他中 断都可以将CPU从空闲模式下唤醒。Table 7-2. Clock and Power State iin Each Power ModeModeARWI92OTAHB Modu

18、les 汕WDTPowerManage me ntGPIO32.760kHzRTC dockAPB Modules &. USBH/LCDitlANDtORMALD00SELoSELIDLEX00SELoSELSLOWoooSELoSELPOWER_OFFOFFOFF/rart for wakeupPreviousoOFF低速模式低速模式通过降低FCLK和关闭PLL来实现降低功耗。此时 FCLK是外部时钟(XTIpll or EXTCLK)的n分频。分频数由CLKSLOV寄存器 的SLOW_VA和CLKDIVN寄存器决定。在低速模式下，PLL是关闭的。当用户需要从低速模式切换到正常 模式时，P

19、LL需要一个时钟稳定时间（PLL锁定时间）。PLL稳定时间是 由内部逻辑自动插入的，大概需要150us,在这段时间内，FCLK还是使用低速模式下的时钟。用户可以在PLL开的情况下通过改变CLKSLO存器的SLOW_BIT 位使能低速模式来改变频率。在低速模式下，FCLK为外部时钟的分频。如图7-9.Table 7-3. CLKSLOW and CLKDIVN Register Settings far SLOW ClockSLOW_VALFCLKHCLKPCLKUCLKifl Option1/2 Option (HDIV|N = 1)1/1 Option1/2 Option(HDIVN = 0

20、)PDIVN = 0)(PDIVN = 1)000EXTCLKorXTlpll /1EXTCLKorXTIpll 11EXTCLK orXTIpll 12HCLKHCLK/248 MHz0 0 1EXTCLKorXTIpll! 2EXTCLKorXTIpll / 2EXTCLKorXTIpll / 4HCLKHCLK / 248 MHz0 1 0EXTCLK orXTIpll 14EXTCLKorXTIpll / 4EXTCLK orXTIpll i 8HCLKHCLK/248 MHz0 1 1EXTCLK orXTIpll 16EXTCLKorXTIpll 1 6EXTCLKorXTIpll

21、 112HCLKHCLK/248 MHz1 0 0EXTCLK orXTIpll i 8EXTCLKorXTIpll! 8EXTCLK cfXTIpll! 16HCLKHCLK/248 MHz1 0 1EXTCLK OfXTIpll f 10EXTCLKorXTIpll/10EXTCLKorXTIpll / 20HCLKHCLK/248 MHz1 1 0EXTCLK orXTIpll f 12EXTCLKorXTIpll /12EXTCLK 150uS)QxFFFM_LTIME11:0MPLL lock time count value for FCLK, HCLK, and PCLKOxFF

22、F(M LTIME 150uS)PLL控制寄存器(MPLLCON/UPLLCON)Mpll = (m * Fin) / (p * 2s)m = (MDIV + 8), p = (PDIV + 2), s = SDIVPLL选择表Pnput FrequencyOutpotjrequencyMDIVPDIVSDFV12 00MHZMfAH/AH/A12.00MHz1E.934MHZN/A.N?AN/A12.00MHzN/AMMNJA12.00MHz33.75MHz82 (0x52)2312.00MHz45.00MHz82 (Dx521312 00MHZ5070MHZ161lOxai)3312-QO

23、Mh：IK：*1302112-DOMHz147. OOM-z9O(flx5a2112.00MHz152.DDMHZ6& (0x44)1T12 DOMHzISB.DDMHz71 (0x47)1T12 OOM HZ170.00MHz771I12-QQMHz1BD.0DMHZ羽1112-DOMHz1S6.DDMHZas (0x551111 ZOOMHz192.D0M-Z8S f0x561112.00MHz2D2.BDMMZ161 (Oxal)3112 OOM HZ266.Q0MHZ125 Disable, 1 = Enable1lie(16JConlrol PCLK into llC block.

24、D = Disafcle, 1 = Enable1ADC (iTouch Screen)悶Control PCLK into ADC block 0 = Disable, 1 = Enable1RTHlCoctoI PCLK into RTC ccrtrol bKJCk.Even if this bit is cleared to 0. RTC timer alive J = Di&alle, 1 = Enable1GPIO【间Control PCLK into GPIO block 0 - 0liable, 1 - Enable1UART212Control PCLK into UART2

25、block. 0 = Disable： l = Enable1UART1nnConlrDl PCLK into UARTl block. 0 = Disable, 1 = EnaHe1UARTDControl PCLK into UARTQ block. D = Disable, 1 = Enable1SD4(9JConirc) PCLK into SDI imerfaca block. 7 Diuble, 1 - EnatJlfr1PWMTIMER6Coritrol PCLK into PWMTIMER block. A Disable, 1 Enable1USB deviceConcrol

26、l PCLK into USB device black. 0 = DEsableF 1 = Enable1USB host6CpntrgJ HCLK into USB host block 0 = Disable r 1 = Enable1LCD匚冏Oonirol HCLK into LCDC black 0 - DisablB, 1 = Enable1NAI-JD F 騎h C&ntrciier(4Control HCLK htn HAND Flash Controller block. Disable, 1 Enable1PO；VER_OFFControl PoAer Off mode

27、of S3C2410.0 n Diaabte, 1 Transition to Pc*ec OFF modeDIDLE SI-但】Enter IDLE mexie. Tllis b t is not c eared automatically. 3 = Disah 1 = Trarsrtjon to IDLE mode0Reserved1Reserved0SM_enr0SPECIAL mode.0r ia recommended nomwllyThia bit car k)& used to enter SPECIAL mode in only the5pec al condftion. OM

28、3=1 & ke-up by nRESET Pleast ccnract us t: jse thia bitQ低速时钟控制寄存器(CLKSLOW)RegisterR/WDescriptionReset ValueCLKSLOWOX-4C000010R/WSlow clock control register0x00000004CLKSLOWBitDcriptionInitial StateUCLK_ONR0- UCLK ON (UPLL is 剤so fumed on 曰nd fre UPLL lock lime is inserted automatically.)1 UCLK OFF (UPLL is also turned o