HK-IV型EDA实验箱说明书

1、第一章HKIV型EDA实验系统特点介绍该系统由实验机结合可编程技术开发而成。适用于Altera、Lattice、Xilinx等多种芯片教学实验。可使用VHDL、Verilog、AHDL、原理图、状态图等多种方式设计。主系统仅用一根下载电缆，无需增加任何适配板即可对Lattice、Xilinx、Aitera、Vantis、Atmel和Cypress等公司的不同芯核电压的FPGA/CPLD器件进行在系统编程。为了适应将来市场发展要求，可以进行软件升级以适应更多型号的FPGA/CPLD。系统可配置多个公司不同逻辑资源、封装的适配板，且系统主板功能及通用下载电路ASIC的硬件具备可升级性。(1) 系统

2、含标准5V、3V、2.5V、1.8V混合工作电压功率输出电路模块，以便可对适配板上不同芯核电压的FPGA/CPLD器件进行实验和开发。(2) 系统含标准低压(3.3V、2.5V、1.8V)，下载口可用于对外部不同芯核电压的FPGA和CPLD器件进行编程下载。(3) 含典型EDA实验必配的标准VGA彩显接口，可用于显卡或工控设备开发（可提供VHDL应用演示实例）。(4) 含典型EDA实验必配的PS/2鼠标、键盘接口(可提供VHDL应用演示实例)。(5) 含典型EDA实验必配的RS232串行接口，同可于硬件串行通信电路开发、编码模块开发等(提供VHDL演示实例)。(6) 含典型EDA实验必配的单片

3、机总线接口及与CPLD/FPGA至PC机双向通信接口(可提供VHDL演示实例)。此实验为学生提供MCS51汇编语言、VHDL语言、C语言综合应用设计方面的全面锻炼，为学生在电子设计方面的充分发挥提供了可行的平台。(7) 含LED、数码管、扬声器(通过频率控制可奏乐，提供VHDL演示实例)等。(8) 含8个按键、16个开关，供硬件加法器、乘法器、序列检测器、编码器、音乐演奏、脉宽调制、A/D高速采样等设计实验用（提供VHDL演示实例）。(9) 含1Hz5OMHz标准时钟信号源，是完成PS/2、VGA、RS232通信、音乐演奏、脉宽调制、A/D高速采样等典型EDA项目必备之高频时钟,也是发挥FPG

4、A/CPLD高速特性的可靠保证。(10) 含A/D器件ADCO809及其接口，供FPGA控制的模数转换实验用(提供VHDL演示实例)。(11) 含D/A器件DAC0832及其接口，用于数模转换实验(提供VHDL演示实例)。(12) 含器件AD574的接口。(13) 可进行任何译码显示方式(直通非译码、BCD译码、16进制译码、扫描)的智能译码电路模块。(14) 含串行E2PROM 93CXX系列器件接口电路，适用开发基于FPGA/CPLD的工业智能仪表。(15) 含串行E2PROM 24CXX系列器件接口电路，适用开发基于FPGA/CPLD的IC总线电路结构的工业智能仪表。(16) 含TI公司

5、串行D/A器件TLC5620接口，单5V电压供电，适用基于FPGA数字信号处理电路设计。(17) 含TI公司串行A/D器件TLC549接口，单5V电压供电，适用基于FPGA/CPLD的汽车电子设备、数字伺服系统设计等。(18) 含TI公司串行高速A/D器件ADCO8031接口，单5V电压供电，适用基于FPGA的过程控制和图像传感器信号处理(19) 含Tl公司串行超高速A/D器件TLV1572接口，单5V电压供电，适用于数字信号处理和数字图像处理。(20) 含专用工作电源和内置电源以及RS232通信电缆、通用下载电缆、在系统开发用的下载电缆线。(21) 含适用于多媒体教学的所有配套相关内容的CA

6、I软件。(22) 系统可配置模拟电子线路与信号系统的EDA实验板。该实验板对模拟器件和数字器件都有良好的在系统编程功能，可完成诸如四路加/减法器、信号放大/衰减器、Butterworth、Chebyshev、Elliptical、Gaussian、Bessel、Legendre及双二阶滤波器、电桥平衡测试仪、1.5/2.5/3V参考电压输出、压控振荡器、电压监控器、温度监控器、模/数综合系统设计等设计实验。该实验板可对ispPAClO、ispPAC20、ispPAC80进行各类纯模拟电子线路方面的EDA实验与开发。第二章 MAXPLUS的使用2.1 MAXPLUS概述MAXPLUS是Alter

7、a提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。MAXPLUS II的界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在MAXPLUS上可完成FPGA/CPLD设计的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。数据库的建立编译网表提取逻辑综合逻辑分割适配延时网表提取编程文件汇编图形或HDL编辑器编程器设计输入综合或编译适配器件下载仿真图2.1 MAXPLUS编译设计主控界面图2.1上方是MAXPLUS编译设计主控界面，它显示了MAXPLUS自动设计的各主要处理环节和设计流程。包括设计输入编辑、编译网

8、表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取、编程文件汇编（装配）以及编程下载9个步骤。图中下方的流程框图是与上面MAXPLUS设计流程相对照的标准的EDA开发流程。MAXPLUS编译器支持的硬件描述语言有VHDL(支持87及97标准)、Verilog HDL及AHDL（Altera HDL）。前两种为IEEE标准支持的硬件描述语言，最后一种AHDL是Aatera公司自己设计、制定的硬件描述语言，是一种以结构描述方式为主的硬件描述语言。MAXPLUS允许来自第三方的EDIF文件输入，这可以与其他EDA工具进行接口。MAXPLUS支持层次化设计，可以在一个新的编辑输入环境中对使用不

9、同输入设计方式完成的工程模块（元件）进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，MAXPLUS的编译器将给出设计输入的错误报告。MAXPLUS拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。在进入编译网表功能块后，MAXPLUS将从适配文件中提取SNF时序仿真文件Simulation Netlist（仿真网表文件）。SNF文件详细记录了当前适配的延时和逻辑功能信息，可用于对设计进行时序仿真。在仿真前，需要利用波形编辑器编辑一个波形激励文件。编译和仿真经检测无误后，便可以将下载信息通过MAXPLUS提供的编程器下载到目标器件中。2.2 原理图的输入原理图输

10、入的操作步骤如下：进入Windows后，启动MAXPLUS软件，进入主界面。图2.2 建立新项目的屏幕（1） 首先建立（或指定）项目文件（工程文件），如图2.2所示，鼠标左键单击FILE选项，选择ProjectName选项。图2.3指定项目名的屏幕（2） 在Project Name的输入编辑框中键入dff后在图2.2中单击File菜单后，单击New选项，屏幕如图2.3所示图2.4 选取文件类型屏幕（3）在图2.4中选择Graphic Editor file，单击OK按钮，便进入到MAXPLUSII的图形编辑器。如图2.5所示： 图2.5 空白的图形编辑器辑器（4）在图2.5空白处双击，屏幕如图

11、2.6所示图2.6 选择元件符号的屏幕（5）在图2.6的Symbol Name输入编辑框中键入dff后，单击ok按钮。此时可看到光标上粘着被选的符号，将其移到合适的位置（参考2.7）单击鼠标左键，使其固定：图2.7 放置所有元件符号的屏幕（6）重复（4）、（5）步骤，给图中含义个input、not、output符号，如图2.7所示：（7）在图2.7中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；（8）重复（7）的方法将DFF和output连起来，完成所有连线电路如图1.8所示；（9）在图2.7中，双击i

12、nput_name使其衬底变黑后，再键入clk，及命名该输入信号为clk，用相同方法将输出信号定义成Q；图 2.8完成所有连线的屏幕（10）在图2.8中单击保存按钮，屏幕如图2.9所示：图2.9 欲保存文件前的屏幕（11）在图2.9中，检查File Name的文本编辑框为dff.gdf（因为项目名为dff，故在缺省情况下，均是项目名下加不同的扩展名）；（12）在图2.9中单击OK按钮，屏幕如图2.8所示；（13）在图2.8中，单击编译器快捷方式按钮，屏幕如图2.10所示；（14）在图2.10中，单击Processing菜单，检查Timing SNF Extractor选项，使其被选中（即该行前

13、有对号），处理完后，再次回到图2.10的环境下；（15）在图2.10中，单击AssignDevice菜单，屏幕如图2.11所示；（16）完成如图2.11所示的选择后，单击ok按钮，再次回到图2.10的环境下；图2.10 编译器屏幕（17）在图2.10中，单击Start按钮后，计算机开始处理数据，其进度情况有一水平红线表示，结束后屏幕如图2.12（18）在图2.12中，如果有“0 errors”和“0 warnings”字符出现，则表示编译完全通过，单击OK按钮后，屏幕显示如图2.10所示图2.11 选择待编程芯片的屏幕多伦多随风倒撒；分但是；弗兰克适当分；是打发的固定法固定法嘎东方宫东方宫地方

14、攻打法图2.12 完成编译后的屏幕图2.13 下载对话框下载对话框（21）在图2.13中点击“Configure”即可进行下载，如需要进行引脚分配，可以参照附录提供的引脚分配图。(附录一)2.3 文本编辑（VHDL）文本编辑（VHDL）的操作如下：图2.14 指定项目名的屏幕（1） 建立我们的abc项目如图2.14：（2）图2.15中单击file菜单后，单击NEW选项，选择Text Editor File选项如图：图2.15 选取文件类型屏幕图2.16 完成编译后的屏幕（3）单击OK进入空白的文本编辑区进行文本编辑，本节向同学们列举了一个D触发器的例子，其完成后的屏幕如图2.16 （4）完成编

15、辑后的步骤同完成原理图编辑的步骤，请参考2.2节有关内容。2.3 波形编辑波形编辑的操作步骤如下：进入windows后，双击MAXPLUSII图标：图2.17 建立新项目的屏幕（1） 建立我们的cnt10项目，单击图2.17的File菜单，将鼠标移到Project选项后，单击Name选项，屏幕如图2.21所示。在Project Name的输入编辑框中键入cnt10后，单击OK按钮： 图2.18 指定项目名的屏幕（2） 单击File菜单后，单击New选项，屏幕如图2.19所示：图2.20 空白的波形编辑文本编辑器图2.19 选取文件类型屏幕图2.19 选取文件类型屏幕（3） 在图2.19中选择W

16、aveform Editor file，并单击其右边的小黑箭头，在下拉选项中“.wdf”，单击OK按钮后，便进入MAXPLUSII的波形编辑器，如图2.20所示（4） 在图2.20中，双击Name域的空白处，出现如图2.21所示屏幕：图2.21 输入信号名CLK的屏幕（5） 在Node Name的文本编辑框中输入喜好名CLK，Noe Type单选框中选中Pin Input，单击OK按钮后，如图2.22所示：图2.22 信号名CLK输入完成后的屏幕图2.23 输入信号名Q0的屏幕幕（6） 在图2.22中，双击Name域的空白处，出现图2.23所示屏幕：（7） 在Node Name的文本编辑框中输

17、入信号名Q0，Node Type单选框中选中Registered，在Secondary Input栏单击clock右边的小黑箭头，在下拉选项中选择CLK，单击OK按钮后，完成Q0的输入；图2.24 所有信号名输入完成后的屏幕（8） 重复（6），（7）两步操作，分别输入信号名Q1，Q2和Q3，完成后，屏幕如图2.24所示： （9） 在图2.24中，单击信号CLK端子，使其整行变黑，并单击垂直工具条上的时钟按钮，图2.25 信号CLK编辑完成后的屏幕屏幕如图2.25所示：（10） 在图2.25中，将光标移到信号Q0行上，按下鼠标左键向右拖到第二个周期结束处释放鼠标左键，此时可以看到信号Q0行上有小

18、黑长方形如图2.26所示；（11） 在图2.26中，单击垂直工具条上的高电平按钮；（12） 用相同方法顺次向右再做4个宽度为1个CLK周期的高电平信号，完成后屏幕如图2.27，所示；（13） 用相同的方法分别做出Q1，Q2和Q3的波形，完成后屏幕如图2.28所示:（14） 在图2.28中，将光标移到Q0波形的起始处按下鼠标左键向下方拖动。屏幕如图2.29所示相同后，释放左键；（15） 单击主菜单条的Edit，在下拉菜单中单击Copy；（16） 单击主菜单条的Edit，在下拉菜单中单击Repeat，在弹出的对话框中输入重复次数1000后，单击OK按钮，完成后屏幕如图2.30所示；图2.26 编辑

19、信号Q0为一个CLK周期宽度的高电平的屏幕图2.27 完成信号Q0波形编辑的屏幕图2.29 选中一个计数周期的屏幕图2.28 完成一个计数周期所有波形编辑的屏幕图2.30 完成所有信号编辑的屏幕（17） 在图2.30中，单击存文件按钮，屏幕如图2.31所示:（18） 在图2.31中，检查File Name的文本编辑框时候为cnt10.wdf；（19） 在图2.31中，单击OK按钮，屏幕如图2.30所示：图2.31 欲保存文件的屏幕（20） 在图2.30中，单击按钮，屏幕如图2.32所示：（21） 在图2.32中，单击Processing菜单，查看Timing SNF Ectractor选项，使

20、其不被选中。处理完后，再次回到图2.32的环境中；（22） 在图2.32中，单击Assign菜单，屏幕如图2.33所示：（23） 完成如图2.33所示的选择后，单击OK按钮，再次回到图2.32的环境下；（24） 在图2.32中，单击Start按钮后，计算机开始处理数据，其进度情况用一水平线表示，结束后屏幕如图2.34所示；（25） 在图2.34中，如果有“O errors”和“O warnings”字符出现，则表示编译完全通过，单击确定OK按钮后，屏幕如图1.32所示；图2.33 芯片配置的屏幕图2.32 编辑文件的屏幕（26） 退出编译窗口，即在图2.32中单击“X”，屏幕如图2.30所示；

21、图2.35 待编程的屏幕图2.34 完成编译后的屏幕（27）在图2.30中单击下载快捷键按钮，屏幕如图2.35所示。若与图2.35所示不同，单击JTAG菜单，使所有选项前均无对号后，单击Option菜单，进入Hardware Setup选项中作适当设置（一般默认情况下，选择“ByteBlaster（MV）”）；单击OK按钮后，关闭编程窗口，即单击“X”，屏幕如图2.30所示“图2.36 层次结构屏幕（28）在图2.30中单击按钮，屏幕如图2.36所示：图2.37 引脚配置屏幕（29）在图2.36中，单击fit图标，并适当调整垂直滚动条，屏幕如图2.37所示：（30）在图2.37中可以看到信号“

22、CLK“被自动分配为83脚，信号 “Q0”，“Q1”，“Q2”，“Q3”分别被自动分配为76，75，73，74脚；（31）给芯片的83脚接入1KHZ方波信号，用示波器观察83，76，75，73，74脚的波形。第三章 操作实验实验操作注意事项一. 使用其他厂家的CPLD时在配置适配板时需软件升级。二. 实验板长期不用时，应将插头拔出。三. 实验板上CLKl到CLK5频率源上不能同时插上两个短路帽，50MHz频率源不使用时应该将短路帽上插。3.1 实验一 彩灯实验一. 实验目的1 通过实验初步了解EDA的作用2 初步了解VHDL语言在硬件设汁中的使用过程二. 实验跳线1 实验板正中上方，彩灯JPL

23、EDl短路帽右插，JPLED短路帽全部上插2 实验板右下端频率源CLK中CLK5短路帽接1Hz三. 实验项目添加(说明:本软件已经完成以下1-一11步骤的工作)现将步骤作如下说明1 打开MAX+plusII软件，如下顺序点击:菜单中“Fileprojectname”出现如下对话框（图3.1）图3.1打开light文件夹，在对话框左端选择项目light，点击OK即可；2 接着在菜单栏中选择“MAXplusIIFileOpenlight.vhd”出现如下对话框（图3.2）图3.23 打开该文件即可看到源文件library ieee；use ieee.std_logic_1164.all；use i

24、eee.std_logic_unsigned.all；entity light isport(clk1:instd_logic； 时钟信号 light:bufferstd_logic_vector(7 downto 0)； 输出end light；architecture behv of light isconstant len:integer:=7；signalbanner:std_logic:=0； 定义信号banner 为两种节拍转换信号signalclk,clk2:std_logic； 信号CLK1，CLK2作为辅助时钟beginclk=(clk1 and banner) or (cl

25、k2 and not banner)；process(clk1)beginif clk1event and clk1=1 then CLK1二分频得CLK2clk2=not clk2；end if；end process；-process(clk1,clk2,banner)process(clk)variableflag:bit_vector(2 downto 0):=000；begin-clk=(clk1 and banner) or (clk2 and not banner)；if clkevent and clk=1 thenif flag=000 thenlight=1 & light

26、(len downto 1)； 顺序循环移位if light(1)=1 then 依次点亮flag:=001；end if；elsif flag=001 thenlight=light(len-1 downto 0) & 0；if light(6)=0 thenflag:=010；end if；elsif flag=010 thenlight(len downto 4)=light(len-1 downto 4)&1； 从中间向两边点light(len-4 downto 0)=1&light(len-4 downto 1)；if light(1)=1 thenflag:=011；end if；

27、elsif flag=011 thenlight(len downto 4)=0&light(len downto 5)； 奇、偶位循环点亮light(len-4 downto 0)=light(len-5 downto 0)&0；if light(2)=0 thenflag:=100；end if；elsif flag=100 then light(len downto 4)=1&light(len downto 5)；light(len-4 downto 0)=1&light(len-4 downto 1)；if light(1)=1 thenflag:=101；end if；elsif

28、flag=101 then 全部熄灭light=；flag:=110； 重新开始elsif flag=110 thenbanner=not banner； banner信号转换，实现第二种节拍flag:=000；end if；end if；end process；end behv；4 选择器件：点击“Assign-Device”然后选择10K1084-4；如图3.3所示：图3.35 点击编译按钮，如图所示：（图3.4）图3.4按start开始编译，编译成功如图3.5图3.56 编译成功后，进行引脚分配：（图3.6）图3.6引脚按照实验平台所附图纸进行分配如该实验：CLK1接第一脚，（注意CLK

29、只能接第一脚）灯按下图顺序来接：LIGHT0P24，LIGHT1P23，LIGHT2P22，LIGHT3P21，LIGHT4P19，LIGHT5P18，LIGHT6P17，LIGHT7P16说明：可以根据需要将LIGHT0LIGHT7重新分配，但要按管脚与芯片引脚对应表图3.77 然后再编译一次；8 菜单栏中点“MAXplusIIprogrammer”出现programmer对话框（图3.2）；9再出现programmer对话框后，选择菜单栏中“JTAGMultiDeviceJTAG Chain setup”如果有文件存在，在右端点DELET删除（图3.8）；图3.810 随后在JTAG对话框

30、“SELECT PROGRAMMER FILE”（图3.9）图3.9双击light.sof点OK。把文件添加到“MultiDeviceJTAG Chain setup”对话框中，点ADD。即完成添加项目。11 回到“PROGRAMMER”对话框（图3.10）图3.10点CONFIGIRE即开始下载。说明：本软件已经完成以上工作，学生只须按如下两个步骤完成下载：1 打开MAXplusII软件，点击“Fileprojectname”出现如下对话框（图3.11）图3.11点对话框左端得light点击OK；2 点“MAXplusIIprogrammer”后再点“JTAGMultiDeviceJTAG

31、Chain setup”出现如下对话框（图3.12）图3.12将light.sof项目添加到“MultiDeviceJTAG Chain setup”对话框中，点ADD。回到“PROGRAMMER”对话框，点CONFIGIRE即开始下载。四实验现象彩灯右端八个依次循环点亮。五实验说明1 选择频率源CLKjp153（1HZ到46HZ）能使彩灯点亮速度加快，注意其余的频率不能选。2 同一个频率源中注意不能插两个短路帽。3.2 实验二 单片机实验一. 实验目的1 了解单片机与EDA接口电路2 学会使用单片机的总线方式与EDA通信二. 实验跳线1 用排线将正申间Altera下载板上JC103和实验板中

32、部下端IDE一CS51用二十针排线连接2 将单片机插在实验板插座 (注意方向:1脚、40脚在上端)3 选择频率源CLK JP155中 1024Hz插上短路帽三. 实验项目添加 （方式同实验一）说明:现只针对如何下载文件1 打开MAX+PLUSII软件，点击“Fileprojectname”出现如下对话框（图3.13）图3.13点左端51display，点OK即可；2 点“MAXplusIIprogrammer”后再点“JTAGMultiDeviceJTAG Chain setup”出现如下对话框（图3.14）图3.14将51display.sof项目添加到“multiDevice JTAG C

33、hain setup”对话框（图3.14），点ADD 回到“PROGRAMMER”对话框，点“configure”即可下载。现将 mcs51.vhd源程序作如下说明：library ieee；use ieee.std_logic_1164.all； -mcs51单片机与FPGA的通信读写电路entity mcs51 isport(-与8031接口的各端口定义；p0:inoutstd_logic_vector(7 downto 0)； -双向地址/数据口p2:instd_logic_vector(7 downto 0)； -高8位地址线； rd,wr :instd_logic； -读写信号ale

34、:instd_logic； -地址琐存ready :instd_logic； -待读入数据准备就绪标志位 ad_cs:outstd_logic； -A/D器件片选信号； datain1:instd_logic_vector(7 downto 0)； -单片机待读回信号； latch1:instd_logic； -读回信号锁存； datout1:outstd_logic_vector(7 downto 0)； -锁存输出数据1 datout2:outstd_logic_vector(7 downto 0)； -锁存输出数据2；end mcs51；architecture behv of mcs5

35、1 is -定义各信号signallatch_addres:std_logic_vector(7 downto 0)；signallatch_out1:std_logic_vector(7 downto 0)；signal latch_out2:std_logic_vector(7 downto 0)；signallatch_in1:std_logic_vector(7 downto 0)；signalwr_enable1:std_logic；signalwr_enable2:std_logic；begin-*-low 8 bits latchprocess(ale) -低8位地址锁存进程be

36、ginif aleevent and ale=0 thenlatch_addres=p0；-ALE的下降沿将P0口的底8位地址锁存到锁存器latch_addres中end if；end process；-*-mcs51 write data into cpld when DPTR=#6FF5H-当DPTR=#6FF5H时将MCS51写数据到CPLDprocess(p2,latch_addres) WR写信号进程1beginif (latch_addres=) and (p2=) thenwr_enable1=wr； -写允许elsewr_enable1=1； -写禁止end if；end pr

37、ocess；process(wr_enable1) -数据写入寄存器1beginif wr_enable1event and wr_enable1=1 thenlatch_out1=p0；end if；end process；-*-MCS51 write data into cpld when DPTR=#1FF3H-当DPTR=#1FF3H 时写入数据process(p2,latch_addres) -WR写信号进程2beginif(latch_addres=) and (p2=) thenwr_enable2=wr；elsewr_enable2=1；end if；end process；p

38、rocess(wr_enable2) -数据写入寄存器2中beginif wr_enable2event and wr_enable2=1 thenlatch_out2=p0；end if；end process；-*-MCS51 READ DATA FROM CPLD WHEN DPTR=#9F7EHprocess(latch1) -外部数据进入CPLD进程beginif latch1event and latch1 =1 thenlatch_in1=datain1；end if；end process；process(p2,latch_addres,ready,rd) -8031对CPLD

39、中数据读入进程beginif(latch_addres=) and (p2=) and (ready=1) and (rd=0) then p0=latch_in1； -寄存器中的数据读入P0口elsep0=ZZZZZZZZ； -禁止读数，PO口呈高阻态end if；end process；-*-AD START WORKING WHEN DPTR=#1EHprocess(latch_addres) -A/D工作控制片选信号输出进程beginif (latch_addres=) thenad_cs=0； -允许A/D工作else -禁止A/D工作ad_cs=1；end if；end proce

40、ss；-*datout1=latch_out1； -信号数据输出到给个端口datout2=latch_out2；end behv；四. 实验现象 数码管后两位从00开始计数，其余显示FFFFF，计数结束后数码管全部显示FFFFFFFF。五. 实验说明 数码管后两位数也有可能不从00开始记数。如果全部显示FFFFFFFF，此时让关闭实验板电源使ALTERA芯片掉电，重新下载。 3.3 实验三 频率计一. 实验目的1 进一步了解EDA语言功能2 了解EDA在高频工作下的优势，这是单片机无法比拟的二. 实验连线1 实验板右下方频率源 CLK JP153 中1HZ接上短路冒，CLK JP155中102

41、4HZ接上短路冒.2 从实验板中部管脚接线区第60脚引出线，另一头接到实验板右上方CLK1、CLK2、CLK3、CLK4、CLK5任何一个管脚接线区三. 实验项目添加（方式同实验一）1 在MAX+plus软件中，按如下顺序点击“Fileprojectname”出现如下对话框（图3.15）图3.15打开CPLD/FREQ文件夹，在对话框左端选择项目endfreq,点击OK。2点“MAX+PLUS-programmer”后再点”JIAG-multi-device jtag chain setup”出现如下对话框(图3.16)图3.16将cpld/freq/endfreq.sof项目添加到“mult

42、i-device jtag chain setup, 点 ADD 回到“PROGRAMMER“对话框 , 点”configure”即下载。 现将原程序如下说明:-打开CNT10.VHD 原文件library ieee；useieee.std_logic_1164.all； -有时钟使能的十进制计数器use ieee.std_logic_unsigned.all；entity cnt10 isport(clk:instd_logic； -计数器时钟信号 clr:instd_logic； -清零信号 ena:instd_logic； -计数器使能信号 cq:outstd_logic_vector(

43、3 downto 0)； -4位计数结果输出 carry_out:outstd_logic）； -计数进位end cnt10；architecture behv of cnt10 issignal cqi:std_logic_vector(3 downto 0)；beginprocess(clk,clr,ena)beginif clr=1 thencqi0)； -计数器异步清零elsif clkevent and clk=1 thenif ena=1 thenif cqi9 thencqi=cqi+1；elsecqi0)； -等于9，则计数器清零end if；end if；end if；end

44、 process；process(cqi)beginif cqi=9 thencarry_out=1； -进位输出 elsecarry_out=0；end if；end process；cq=cqi；end behv；-打开 reg32b.vhd原文件ibrary ieee； -32位寄存器use ieee.std_logic_1164.all；entity reg32b isport(load:instd_logic； din:instd_logic_vector(31 downto 0)； dout:outstd_logic_vector(31 downto 0)；end reg32b；a

45、rchitecture behv of reg32b isbeginprocess(load,din)beginif loadevent and load=1 then -锁存输入数据dout=din；end if；end process；end behv；同样在（3-2）对话框左端 点 testct.vhd打开 testct.vhdlibrary ieee； -测频控制信号发生器use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity testctl isport(clk:instd_logic； -1HZ测频控制时

46、钟 tsten:outstd_logic； -计数器时钟使能 clr_cnt:outstd_logic； -计数器清零 load:outstd_logic)； -输出锁存信号end testctl；architecture behv of testctl issignaldiv2clk:std_logic；beginprocess(clk)beginif clkevent and clk =1 then -1HZ时钟二分频div2clk=not div2clk；end if；end process；process(clk,div2clk)beginif clk=0 and div2clk=0 thenclr_cnt=1； -产生计数器清零信号elseclr_cnt=0；end if；end process；load=not div2clk；tstenclk,tsten=tsten1,clr_cnt=clr_cnt1,load=load1)；u2:reg32bport map(l