Proteus及Cadence实训课程设计差动运算放大器设计

1、武汉理工大学Proteus及Cadence实训课程设计说明书 课程设计任务书 学生姓名： 专业班级： 指导教师： 工作单位： 信息工程学院 题 目: 差动运算放大器的设计 初始条件： 计算机、Proteus软件、Cadence软件 要求完成的主要任务: 以及说明书撰写等具体要求）（包括课程设计工作量及其技术要求， 1、课程设计工作量：2周 2、技术要求： （1）学习Proteus软件和Cadence软件。 （2）设计一个差动运算放大器电路。 （3）利用Cadence软件对该电路设计原理图并进行PCB制版，用Proteus软件对该电路进行仿真。 3、查阅至少5篇参考文献。按武汉理工大学课程设计工

2、作规范要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.11做课设具体实施安排和课设报告格式要求说明。 Cadence软件，查阅相关资料，复习所设计内容软件和2013.11.11-11.16学习Proteus的基本理论知识。 2013.11.17-11.21对差动运算放大器进行设计仿真工作，完成课设报告的撰写。 2013.11.22 提交课程设计报告，进行答辩。 指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日 武汉理工大学Proteus及Cadence实训课程设计说明书 录目 摘要 . I Abstract . II 1 绪论 . 1

3、2 设计内容及要求 . 2 2.1设计的目的及主要任务 . 2 2.2 设计思想 . 2 3 差动运算放大器的介绍 . 3 3.1 基本原理 . 3 3.3 电路图的设计 . 3 4 Proteus软件的运用及电路的设计与仿真. 4 4.1 原理图的绘制 . 4 4.2 仿真与调试 . 5 5 Cadence软件的运用与PCB的设计 . 7 5.1 原理图的设计 . 7 5.2 PCB的设计. 8 6 心得体会 . 11 参考文献 . 12 武汉理工大学Proteus及Cadence实训课程设计说明书 摘要 差分放大电路能有效地抑制零点漂移，是集成运算放大电路的输入级电路，也是其它模拟集成电路

4、的重要单元电路。掌握差分放大电路的特性对集成运放的原理分析至关重要。而差分放大电路分析中有很多定性等效分析，不容易理解，实际试验中由于单路的不对称性导致效果不明显甚至得不到预期的效果，给掌握部分内容带来了困难。下面对典型的差分运算放大电路放大电路用protuce仿真软件进行分析，效果明显，结合理论分析对深刻理解差分放大电路工作原理用重要意义。 本文用英国Lab Center Electronics公司的Proteus软件设计了一款差动放大电路，并且对其仿真，从仿真结果来看基本达到设计要求；再利用Cadence公司的LayoutPlus软件画差动运算放大器的PCB，完成了本次课程设计的要求。 关

5、键字 ： Proteus LayoutPlus 差动运算放大器 I 武汉理工大学Proteus及Cadence实训课程设计说明书 Abstract Difference enlargement of the circuit is able to effectively suppress zero shift,integrated circuits operation is the enlargement of the input level circuit, it is also an important element of other models integrated circuit.

6、The characteristics of the integrated circuit on the principle of the analysis is crucial. the enlargement of the circuit analysis of difference there is a qualitative analysis is not easy to understand, practical experiment in the circuit of the asymmetry is clear to the effect or not the intended

7、effect, in part createddifficulties. The UK Lab Center Electronicss Proteus software to design a differential transistor structures based on amplification circuit, and the simulation, the simulation result shows the basic design requirements; then using Cadences LayoutPlus software to draw the diffe

8、rential operational amplifier PCB, completed the design requirements. Keywords: Proteus LayoutPlus differential operational amplifier II Cadence实训课程设计说明书武汉理工大学Proteus及 1 绪论差分放大电路利用电路参数的对称性和负反馈作用，有效地稳定静态工作点，以放大差模信号抑制共模信号为显著特征，广泛应用于直接耦合电路和测量电路的输入级。但是差分放大电路结构复杂、分析繁琐，特别是其对差模输入和共模输入信号有不同的分析方法，难以理解，因而一直是模

9、拟电子技术中的难点。差分放大电路：按输入输出方式分：有双端输入双端输出、双端输入单端输出、单端输入双端输出和单端输入单端输出四种类型。 Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件。它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及外围器件。它是目前最好的仿真单片机及外围器件的工具。从原理图布图、代码调试到单片机与外围电路协同仿真，一键切换到PCB设计，真正实现了从概念到产品的完整设计。是目前世界上唯一将电路仿真软件、PCB设计软件和虚拟模型仿真软件三合一的设计平台，其处理器模型支持8051、HC11、PIC10/12/16/18/24/3

10、0/DsPIC33、AVR、ARM、8086和MSP430等，2010年又增加了Cortex和DSP系列处理器，并持续增加其他系列处理器模型。在编译方面，它也支持IAR、Keil和MPLAB等多种编译器。还可以直接在基于原理图的虚拟原型上编程，再配合显示及输出，能看到运行后输入输出的效果。配合系统配置的虚拟逻辑分析仪、示波器等，Proteus建立了完备的电子设计开发环境。用户甚至可以实时采用诸如RAM，ROM，键盘，马达，LED，LCD，AD/DA，部分SPI器件，部分IIC器件。 Cadence Design Systems是一个专门从事电子设计自动化（EDA）的软件公司，由SDA Syst

11、ems和ECAD两家公司于1988年兼并而成。是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其它各类型电子产品的设计。Cadence Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联。该方法能避免硬件返工并降低硬件成本和缩短设计周期。约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。由于它还得到Ca

12、dence Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。 1 武汉理工大学Proteus及Cadence实训课程设计说明书 2 设计内容及要求 2.1设计的目的及主要任务 Cadence软件。 ）学习Proteus软件和（1（2）设计一个差动运算放大器电路。 （3）利用Cadence软件对该电路设计原理图并进行PCB制版，用Proteus软件对该电路进行仿真。 2.2 设计思想 差分放大电路利用电路参数的对称性和负反馈作用，有效地稳定静态工作点，以放大差模信号抑制共模信号为显著特征，广泛应用于直接耦合电路和测量电路的输入级。但是差分放

13、大电路结构复杂、分析繁琐。差分放大电路：按输入输出方式分：有双端输入双端输出、双端输入单端输出、单端输入双端输出和单端输入单端输出四种类型。 集成电路级与级之间采用直接耦合，而直接耦合电路必然会产生“零点漂移”。为了有效抑制零漂，输入级必须采用差动放大器。要想实现“有差能动”电路2.1如图所示，电路最大特点是电路完全对称，其中V1、V2 两管特性相同，元件参数之值相等。有两个输入端称双入，两个输出端称双出。当两个输入信号相同时，由于电路对称性，两管集电极电位相同，所以u0=0。当温度变化时，对两管的影响是一致的，相当给两管电路同时加入大小相等、极性相同的输入信号，因此，当电路特性完全对称的情况

14、下，两管的集电极电位始终相同，不会出现普通直接耦合放大器那样的漂移电压，这就是为什么差动放大电路能够抑制零点漂移的原因。 图2-1典型差分放大电路 2 实训课程设计说明书Proteus武汉理工大学及Cadence 3 差动运算放大器的介绍 基本原理3.1 差动放大电路又叫差分电路，他不仅能有效地放大交流信号，而且能有效地减小由于电源波动和晶体管随温度变化多引起的零点漂移，因而获得广泛的应用。特别是大量的应用于集成运放电路，他常被用作多级放大器的前置级。基本差动放大电路由两个完全对称的共发射极单管放大电路组成，该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这

15、两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。 3.3 电路图的设计 根据差分放大电路思路设计出差分运放放大电路设计电路图为： 图3-1 差动运算放大器电路原理图 3 武汉理工大学Proteus及Cadence实训课程设计说明书 4 Proteus软件的运用及电路的设计与仿真 4.1 原理图的绘制 电路原理图的设计与绘制的流程，包括设置电路图纸、放置元器件、调整元器件的布局、连接导线等步骤。打开PROTEUS软件，在原理图编辑窗口绘制电路图。在该界面环境下，还有预览窗口和元件列表区。

16、编辑窗口用于放置元器件，进行连线，绘制原理图。预览窗口可以显示全部原理图。 首先要建立设计文件，选择合适的模板，并保存在预先建立好的文件夹中。选择图纸，在Proteus中点击“File”-“New design”可以根据设计的规模选择页面的大小，本次设计选用的是A4图纸。 4-1 图建立工程然后开始进行电路原理图的绘制了利用软件的搜索功能在元件库中找到需要的元件，放置到图纸的合适位置，并分别设置好各个元器件的参数，再在需要的位置放置图形文本框，最后将各个元器件连接起来，这样原理图就绘制完成了。然后对所绘制的电路原理图进行检查，如有错误就要作进一步的调整与修改，以保证原理图准确无误。并在绘制原理

17、4 武汉理工大学Proteus及Cadence实训课程设计说明书 图结束后，保存原理图文件并在Proteus下进行仿真，实现相应功能。 点击“Library”-“Pick Devices”可以在弹出的对话框中填写需要的元器件名称，通过这种方式，就可以找到并放置相应的器件了。 在主界面的左侧有一些小图标，通过它们，我们可以放置一些基本的器件，如电源、电阻等等。在将主要的芯片器件放置到界面之中以后，我们要根据预先设计好的方案将各个小器件放置在相应位置上，用连线将它们一一联接完毕。至此，电路图连接部分的工作基本做完了。 按照3差动放大器的介绍内容绘制如下图电路图。 图4-3 差动放大器电路原理图 4

18、.2 仿真与调试 点击 中的开始键即可看到仿真波形： 5 武汉理工大学Proteus及Cadence实训课程设计说明书 差动放大器电路仿真波形图图4-4 差动放大器电路仿真波形图图4-5 6 武汉理工大学Proteus及Cadence实训课程设计说明书 5 Cadence软件的运用与PCB的设计 5.1 原理图的设计 CaptureCIS的原理图环境参数包括系统属性和设计模板设置两大类。 在“系统属性”选项中，可以设置颜色，栅格显示模式，放大缩小倍数，原理图和元器件的选择模式，文本编辑器等参数。 在“设计模板参数”设置中，可以调整设计中各种字体，设定标题栏内容，设置图纸、边框，以及阶层的属性等

19、等。 CaptureCIS的Project用来管理相关文件及属性。在菜单栏中选择filenewProject，进行原理图设计时，选中“Schematic”。在“Name”中输入工程名称，在“Location”中填写工程所在的路径。 填写完成后点击确定，Capture就会自动生产该工程的原理图文件目录。同时，Capture会自动创建*.dsn、*.opj等相关文件。 接下来，点击进入Schematic窗口，进行原理图绘制。通常情况下，一个大的原理图在设计时会根据功能划分为不同的模块，各部分的原理图分别绘制.并根据功能命名。在Schematic目录下，可以进行各原理图的添加和重新命名。 原理图绘制

20、好之后，需要对整个设计进行DRC检测，生成网表和材料清单等。CaptureCIS 在对原理图进行后续处理时，必须切换到专案管理窗口下，并且选中*.DSN文件。 进行DRC检测时，点击菜单栏中ToolsDesign Rules Check，然后在弹出的对话框中进行设置。 DRC检查能够根据设计人员指定规则对PCB板进行检测。检测结束后，系统将会输出相应检查报告，列出原理图设计中错误信息，并在原理图相应位置显示。 对原理图进行DRC检测并修改没有错误后，接下来就可以生成整个电路图的网络表了。 由于我们利用CaptureCIS和Allegro PCB Editor联合平台进行PCB的设计，因此用Ca

21、ptureCIS生成网表文件时，需要选定的类型是“Allegro”。 在对话框中选定生成网表文件的路径，点击确定。系统会生成Allegro PCB Editor进行PCB设计所需要的3个文件，分别为pstxnet.dat(网表文件)，pstxprt.dat(逻辑元件与其物理元件之间对应关系文件)，pstchip.dat(原理图中元件的物理封装说明文件)。 7 武汉理工大学Proteus及Cadence实训课程设计说明书 除了进行DRC检测与生成网络表外，对原理图的后续处理还包括生成元件清单等。 按照上述要求绘制出电路原理图如下所示： 图5-1 差动放大器的原理图 5.2 PCB的设计 相对于原

22、理图的设计来说，PCB设计是项目的后端。本文中PCB设计是从Capture CIS 输出到PCB Editor环境中开始的，并由原理图设计来约束、决定。PCB的设计流程主要分为准备工作、网表输入、布局、布线、设计检查、设计输出几个步骤。 在PCB Editor设计环境下，需要进行的准备工作有，加载所需封装库，即和原理图各元件属性相对应的器件封装、加载所需焊盘、创建所需的符号(包括机械、规格等)。 在PCB Editor设计界面，打开*.brd的PCB文件后，首先要用FileImportlogic命令输入由原理图生成的网络表文件。在网表输入无误之后，设计中所需元件及其电气连接关系就全部加载到PC

23、B编辑界面了。 在布局布线开始之前，要设计好PCB的板框，即Outline。如果没有Outline，元器件将无法放置。另外，需要设定PCB的叠层，制定PCB的设计约束和规则，如不同种类信号线的宽度，走线间距，过孔尺寸，走线颜色等等。 利用手动或者自动放置方法将元器件一一加载到PCB板框周围后，接下来进行元器件的布局。在PCB设计中，布局是一个重要环节，布局好坏将直接影响布线的效果以及最终产品的电气性能。 Allegro布局的方式分为交互式布局和自动布局，但在使用过程中普遍采用的仍然是交8 武汉理工大学Proteus及Cadence实训课程设计说明书 互式布局。交互式布局时，应遵守以下的原则：1

24、)首先要完成需要定位元件的定位，再按照“先大后小，先难后易”的原则进行布局;2)参考原理图，以功能单元的核心元件为中心，围绕核心元件进行布局;3)总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流、低电压弱信号完全分开;模拟与数字信号分开;高频与低频信号分开;高频元件的间隔要充分;4)BGA与相邻元件的距离5mm，其它贴片元件相互间的距离0.7mm;贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm;5)使用同一种电源的器件尽量放在一起，以便于电源分隔;6)发热元件一般应均匀分布，以利于单板和整机的散热。7)整体布局应考虑焊接方式和焊接方向，按照均匀分布、重心平衡、版面美观的标准优

25、化布局。 布线是将逻辑连接转换为物理连接的过程，包括连线、过孔、焊盘、弧线、填充、多边形覆铜和电源层等。布线方式分为自动布线和交互式布线两种。 在对PCB的元器件进行合理的布局后，点击RouteConnect命令，开始进行手动布线。布线时要优先处理好电源和地的导线，再处理重要的信号线如高速、时钟信号线，最后处理普通信号线。在相邻的两层，要选择相互垂直的方向来布线，尽量缩短线与线之间的平行距离。 手动布线的一般原则如下：1)电源线、地线、印制电路板导线对高频信号应保持低阻抗;2)对A/D转换类器件，数字部分与模拟部分地线宁可统一也不要交叉;3)弱信号电路，低频电路周围不要形成电流环路;4)I/O

26、驱动电路应尽量靠近印制电路板边的接插件，让其尽快离开PCB;5)用地线将时钟区圈起来，时钟线尽量短，时钟发生器尽量靠近到用该时钟的元件;6)任何信号都不要形成环路，如不可避免，让环路区尽量小;7)时钟、总线、片选信号要远离I/O线和接插件;8)尽量减少PCB导线的不连续性，导线宽度不要突变，导线拐角应大于90，禁止环状布线;9)为减少线间串扰，应保证线间距足够大。当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。为了减少电源层和地层的边沿效应，可以将电源层内缩20H(H为电源和地之间的介质厚度)，这样就能将70%的电场限制在接地层边沿内。 按照上述要求绘制出电路PCB图如下所示： 9 武汉理工大学Proteus及Cadence实训课程设计说明书 图5-2差动运算放大器电路的PCB图（1） 图5-3差动运算放大器电路的PCB图（2）