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文档简介
1、数字逻辑设计与VHDL描述 -数字逻辑设计与VHDL描述第一章 逻辑代数基础1.1数制和码制1.1.1 进位计数制进位制:逢基数进一数符递增达到基数后高位增一,低位复0数字形式的主要元素是数符和数位基数 = 数符的个数第i 个数位代表的位权=基数的i 次幂一,x进制数的位权展开式:(N)x =kn-1xn-1+kn-2xn-2+.+k0x0+k-1x -1+k-2x -2+.+k-mx-m x:基数(逢x进一)k :数符X i :位权i:位序(小数点前为正,小数点前为负)例:十进制数的位权展开(271.59)10=2102十7101十1100十510-1十910-2二,其他进制计数制1,二进制
2、计数制逢二进一基数x: 2数符b: 0,1 (可以用开关量表示) 位权展开式:(N)2=bn-12n-1+bn-22n-2+.+b020+b-12-1+b-22-2+.+b-m2-m 例: (1101.101)2=123+122+021+120+12-1+02-2+12-3 =8+4+0+1+0.5+0+0.125 = (13.625)102,八进制数和十六进制数基数 数符八进制 8 0,1,2,3,4,5,6,7十六进制 16 0,1,2,3,4,5,6,78,9,A,B,C,D,E,F例:(172.54)8=182+781+280+58-1+48-2 =64+56+2+0.625+0.06
3、25 = (122.6875)10(C07.A4)16= (C07.A4)H= C07.A4H=12162+0161+7160+1016-1+416-2 =3072+0+7+0.625+0. = (3079.)103,二进制,八进制,十六进制和十进制的数值关系表十进制 二进制八进制十六进制十进制 二进制八进制十六进制0 0 0 0 8 1000 10 81 1 1 1 9 1001 11 92 10 2 2 10 1010 12 A3 11 3 3 11 1011 13 B4 100 4 4 12 1100 14 C5 101 5 5 13 1101 15 D6 110 6 6 14 1110
4、 16 E7 111 7 7 15 1111 17 F1.1.2 数制转换 转换条件:数值相等一,非十进制数转换为十进制数按权展开求和二,十进制数转换为非十进制数整数部分:除基数取余数,从低位到高位求各位数符直到商为0小数部分:乘基数取整数,从高位到低位求各位数符直到小数部分为0或满足精度要求转换原理: (N)x=kn-1xn-1+kn-2xn-2+.+k0x0+k-1x -1+k-2x -2+.+k-mx-m 整数部分 小数部分整数部分: (kn-1xn-1+kn-2xn-2+. +k1x1 +k0x0 ) /x =(kn-1xn-2+kn-2xn-3+.+k1x0 ) . k0商 余数 商
5、/ x =(kn-1xn-3+kn-2xn-4+.+k2x0 ) . k1小数部分: (k-1x -1+k-2x -2+.+k-mx-m ) x = k-1+ ( k-2x -1+.+k-mx -m+1 ) 整数 小数小数X = k-2+ ( k-3x -1+.+k-mx -m+2 )三,二进制数和八进制,十六进制数转换1,八进制二进制根据数值关系表用三位二进制数符逐位替代各位八进制数符.例: (52.4)8=(.1)22,十六进制二进制根据数值关系表用四位二进制数符逐位替代各位十六进制数符.例: (52.4)16=(.01)22,二进制八进制将二进制数从小数点起,分别按整数部分和小数部分以三
6、位数符划组,最高位和最底位不足部分补0.然后每组用一个八进制数符替代.例: (.)2= (.)2 = (175.234)83,二进制十六进制将二进制数从小数点起,分别按整数部分和小数部分以四位数符划组,最高位和最底位不足部分补0.然后每组用一个十六进制数符替代.例: (.)2= (.)2 = (7D.4E)81.1.3二进制码用0和1组合表示信息的编码形式编码位数n和信息量N的关系:N2n一,文字符号信息码ASCII码美国标准信息交换码,由7位二进制码组成.例:A=()ASCII !=() ASCIIa=()ASCII 7=() ASCII二,数值码1,自然二进制码编码形式与二进制数完全相同,
7、每位代码有位权的数值意义(有权码) .2,循环二进制码任何相邻两个整数值的码字仅有一位代码不同,代码没有数值意义(无权码) .典型的循环二进制码:格雷码(gray)3,二十进制BCD码用4位二进制符表示的十进制数符十进制 8421BCD 2421BCD 5211BCD 余3码 格雷码0 0000 0000 0000 0011 0000 1 0001 0001 0001 0100 0001 2 0010 0010 0011 0101 0011 3 0011 0011 0101 0110 0010 4 0100 0100 0111 0111 0110 5 0101 1011 1000 1000 1
8、110 6 0110 1100 1010 1001 1010 7 0111 1101 1100 1010 1000 8 1000 1110 1110 1011 11009 1001 1111 1111 1100 0100 有权码8421BCD,2421BCD,5211BCD无权码余3码,格雷码例1:(271.59)10=(1.)8421BCD=(1.)2421BCD例2:()8421BCD ()2+()8421BCD +()2=(0) 8421BCD =()2(86)10+(34)10=(120)101.3格雷码任何相邻两个整数值的码字仅有一位代码不同,代码没有数值意义(无权码).十进 二进
9、格雷码 十进 二进 格雷码制数 制码 B G 制数 制码B G0 0000 0000 8 1000 1100 1 0001 0001 9 1001 1101 2 0010 0011 10 1010 1111 3 0011 0010 11 1011 1110 4 0100 0110 12 1100 1010 5 0101 0111 13 1101 1011 6 0110 0101 14 1110 1001 7 0111 0100 15 1111 1000 Gn=Bn; Gi = Bi+1 Bi ; Bi = Bi+1 Gi 第2章 逻辑代数基础2.1基本概念逻辑代数:处理逻辑运算的方法.根据设计
10、要求,进行逻辑判断和推理.逻辑变量:只有0和1值,表示了两个对立的状态.逻辑函数:F=f(A0,A1,An-1)函数值F和变量值Ai都只有两个取值0,11.2.2逻辑函数的表示方法真值表:以表格形式列出所有变量取值所对应的输出函数值逻辑代数表达式:用布尔代数描述的表达式卡诺图:真值表的图形形式逻辑图:逻辑符号表示的电路原理图波形图:输出信号与输入信号的时序关系图硬件描述语言:类似计算机软件编程语言的形式1.2.3基本逻辑运算关系与运算: 所有条件满足时,事件成立.逻辑乘: F=A0A1A2 An-1或运算: 只要一个条件满足,事件就成立.逻辑加: F=A0+A1+A2+ +An-1非运算: 条
11、件满足,事件不成立.输出与输入永远反相.F= A逻辑图中用圈表示反相运算复合运算与非运算: 先与后非F=A0A1A2 An-1或非运算: 先或后非F=A0+A1+A2+ +An-1与或非运算: 先与后或再非F=A0A1 +B0B1 异或运算:两个输入相异时输出为1,相同时输出为0.F = A B = AB + AB真值表 ABELHDL:F=A$B逻辑符号01 111 0 10 100 0FA B同或运算:两个输入相异时输出为0 ,相同时输出为1 .F = A B = AB + AB真值表 ABELHDL:F=!(A$B)逻辑符号11 101 000 1 10 0 FA B1.2.4 正,负逻
12、辑概念对于同一逻辑问题,逻辑变量定义不同,得到的逻辑关系不同.正逻辑:输入,输出高电平为1,低电平为0负逻辑:输入,输出高电平为0 ,低电平为1例:输入 输出 正逻辑 负逻辑A B F A B F A B FL L L 0 0 0 1 1 1L H L 0 1 0 1 0 1H L L 1 0 0 0 1 1H H H 1 1 1 0 0 0正逻辑: L=0,H=1;F=AB负逻辑:L=1,H=0;F=A+B1.3.1布尔代数定律A+0=A A1=A 基本 A+1=1 A0= 0 定律 A+A=A AA=AA+A=1 AA= 0 结合律 ( A+B)+C=A+(B+C) ( AB)C=A(BC
13、)交换率 A+B=B+A AB=BA 分配律 A(B+C)=AB+AC A+BC=(A+B)(A+C)摩根定律 A+B+C=ABC ABC=A+B+CABC A B C1.3.2布尔代数的基本定律1,代入规则:当逻辑表达式中的变量用逻辑函数式代替时,表达式仍成立.2,反演规则:求某逻辑函数的反函数:将原函数中所有逻辑变量取反;逻辑常量0,1对换;与,或运算关系对换.F=AB+AB F=(A+B)(A+B)=AB+AB3,对偶规则:当某逻辑恒等式成立时,其对偶式也成立.求某函数的对偶式:将原函数中逻辑常量0,1对换;与,或运算关系对换.1.3.3利用布尔代数化简逻辑函数化简方法:并项法: 利用A
14、 +A=1并项,消变量.例7: F=ABC +ABC =AB(C +C) =AB吸收法:利用A+AB=A并项,消变量.例8: F=AB +ABCD(E+F)=AB(1+CD(E+F) =AB消去法:利用A+AB=A+B,消变量.例9: F=AB +AC+BC=AB+C(A+B) =AB+ABC=AB+C配项法:利用A=A(B+B)配项,消去其他项的变量.例10: F=AB +AC+BC=AB+AC+ (A+A) BC=AB+ABC+AC+ABC=AB+ACA B CA B CA B CA B CA B CA B CA B CA B CA B C最小项0m71110m61100m51011m41
15、000m30111m20101m10011m0000FmiABC 函数值最小项符变量取值例:14当三输入中至少有两个输入为低时输出为高.化简要求:1,逻辑表达式最简2,逻辑运算关系统一最简与-或表达式:乘积项最少且乘积项中变量因子最少.标准与-或表达式(最小项表达式):表达式中的每个乘积项都是函数的最小项.函数的最小项:包含了该函数全部变量的乘积项,所以n个变量的函数有2n个最小项,与函数真值表的变量取值一一对应.函数的最小项表达式:使函数值为1的最小项之逻辑和.F =A B C + A B C + A B C +A B C F(A,B,C)= m0 + m1 + m2 + m4 =m(0,1
16、,2,4)与真值表中为1的项相同.1.4卡诺图1.4.1卡诺图的结构和特点:1,将变量分为行,列两组,相邻列(行)之间只有一个变量取值不同.2,卡诺图的每个格代表了函数的一个最小项.3,相邻两个最小项可以合并成一个乘积项,并消去一个互补的变量.相邻两列消去列变量.相邻两行消去行变量.4,具有循环邻接性.B AABCDBCA,B,C,D 取值 1A,B,C,D 取值 0A BCD10A BCD14A BC D6A BC D2A BCD11A BCD15A BC D7A BC D3A BC D9A BCD13A BC D5A BC D1A BC D8A BCD12A BC D4A BC D01.4
17、.2用卡诺图化简逻辑函数一,函数的卡诺图表示法:1,最小项表达式将表达式中出现的最小项所对应的卡诺图格中填入1,其余格填0.2,非最小项表达式将函数转换成与-或表达式,在每个乘积项的变量范围内填入1,其余格填0. 二,用卡诺图化简逻辑函数的规则和步骤(1)以矩形圈形式合并2n个函数值相同的卡诺图格,消去取值不同的变量,形成一个乘积项.(2)圈尽可能大,使乘积项的变量因子尽可能少.圈尽可能少,使乘积项的个数尽可能少.(3)圈从大到小,直到所有函数值相同的格全部圈入.但每个圈中必须至少包含一个没有被其它圈包围的独立格.(4)所有乘积项之逻辑和为函数的最简与-或表达式.三,具有无关项的逻辑函数表示方
18、法1,无关项对函数值没有影响的变量组合所对应的最小项,用符号d表示其函数值.2,具有无关项的逻辑函数最小项表达式f=m+d3,具有无关项的逻辑函数卡诺图在无关项格中填入d或X4,具有无关项逻辑函数的化简无关项可以任意取值0或1以满足合并圈扩大的化简要求.第四章 组合逻辑电路组合逻辑的电路结构:信号从输入端逐级向输出传输,没有后级向前级的反馈.组合逻辑的特点:电路输出只与当前的输入信号有关,与电路原来的输出状态无关.4.1组合逻辑分析根据电路在不同输入信号时的输出,分析电路功能分析步骤:1,根据电路图逐级写逻辑表达式2,根据表达式列真值表3,根据真值表分析电路功能 4.2中规模组合逻辑电路集成电
19、路规模的划分小规模集成电路SSI 器件集成.中规模集成电路MSI 构件集成.如数据选择器,译码器,编码器等.大规模集成电路LSI子系统集成.定时器等.超大规模集成电路VLSI系统集成.单片机,中央处理器(CPU)等.4.2.1编码器编码_用n位二进制码表示小于2n个信息编码器_输入代表信息的开关量(0有效或1有效),输出指示当前有效输入的二进制码.用输入,输出的端口数命名优先编码器(74148)8线-3线8个低电平有效的输入端I0-I7,位序高输入的优先级别高3位反码Y0-Y2输出(由有效输入的下标决定)1个使能输入端S(低电平有效)1个扩展使能输出Ys1个扩展输出Yex优先编码器(74148
20、)的扩展利用使能输入,扩展使能输出实现.1,优先级别高的芯片的使能输出Ys控制优先级别低的芯片使能输入S.Ys = S+I0I1I2 I3I4I5I6I7当级别高的芯片有输入有效(0)时,使能输出无效(1).禁止低级别芯片工作(使能输入为无效电平1)当级别高的芯片无输入有效时,输出为无效电平1 .同时使能输出有效(0),允许低级别芯片工作 . 2,输出扩展使能作为高位码输出2,二十进制的编码器741479个输入I1I9,低电平有效,位序大的级别高四位BCD反码输出,没有扩展输入,输出端4.2.2译码器译码将n位二进制码转换成对应的2n个信息译码器用不同的开关量输出(0有效或1有效)表示当前输入
21、的二进制码类型通用译码器,二十进制译码器,七段数码显示译码器一,二进制(通用)译码器输入n位二进制码,输出2n个开关量信号用输入,输出端口数命名3线-8线译码器74138输入三位二进制码输出8个低电平有效的开关量指示当前的输入码(位序与输入码相同)Y0 = A2A1A0= m0 Y1=A2A1A0=m1Yi=mi =Mi1,产生组合逻辑函数使能控制有效时,译码器各输出表达式:Yi=mi 为输入码对应的最小项的反函数函数的最小项表达式:F=mi 用译码器产生逻辑函数:F= mi = mi = Yi = Mi 函数变量从译码器选择端输入,用与非门将与函数式中最小项序号相同的输出端综合后得函数输出.
22、例:用3/8线译码器构成实现一位二进制数加法的全加器.输入三个一位二进制数A,B,C,输出和S,进位C1 1m71111 0m61101 0m51010 1m41001 0m30110 1m20100 1m10010 0m0000C SmiABC 函数值最小项符变量取值S=A B C + A B C + A B C +A B C S(A,B,C)= m1 + m2 + m4 + m7 = m1 m2 m4 m7 = Y1 Y2 Y4 Y7 C=A B C + A B C + A B C +A B C C(A,B,C)= m3 + m5 + m6 + m7 = m3 m5 m6 m7 = Y3
23、Y5 Y6 Y7 2,译码器实现数据分配要分配的串行数据D从译码器的低电平使能端S2或S3输入: S2(或S3)= Di Yi=mi S2当输入地址码构成的最小项mi=1时,串行数据从S2或S3输出:Yi =S2(S3)=D3,通用译码器的扩展利用扩展后的高位输入码控制使能端分时选通各译码器二,二十进制译码器741474-10线译码器,输入8421BCD码,输出十个开关量,低电平有效.三,显示译码器1,七段显示器七个发光二极管排列成8字型.2,共阴显示器七个发光二极管的阴极接在一起.使用时公共端COM接低电平,七个二极管阳极接高电平.3,共阳显示器七个发光二极管的阳极接在一起.使用时公共端CO
24、M接高电平,七个二极管阳极接低电平.2,七段显示译码器74474位BCD码输入D,C,B,A . 输出七段显示信号:a,b,c,d,e,f显示十进制数符驱动共阴显示器,输出低电平有效 7447驱动共阳显示器,输出高电平有效试灯输入LT:低电平有效,全部输出有效(全亮)灭0输入RBI:低电平有效,不显示最高位0消隐输入/灭0输出BI/RBO:输入为低电平时,所有输出显示无效,显示器不亮(消隐)当RBI=0且输入码为全零时,该输出有效(低电平),可控制相邻低位灭0 4.2.3数据选择器MUX由地址信号控制从多路数据中选择一路送到输出.m/1 MUX(m选一数据选择器)输入n位地址码,2n路数据D0
25、-Dm-1(m=2n) 输出Y(Y),使能控制S(低电平有效)输出函数是地址码构成的最小项mi和数据输入Di的与或表达式:Y=m0D0+ m1D1+ + mm-2Dm-2 + mm-1Dm-1 =miDi数据选择器的扩展利用扩展后的高位地址码控制数据选择器的使能端S,分时选通各选择器.数据选择器的应用:1,数据选择2,并行串行数据变换并行数据所有位的数据同时传送串行数据数据按位序逐位传输由地址码A,B,C选择位数据Di,将并行数据D0-D7逐位选择到输出Y,转换成串行数据.数据选择器结构:多输入,单输出输入端:使能控制(选通) 1个 路径选择控制 n个数据输入 2n个功能:当使能有效时(被选通
26、),根据路径选择信号从多路数据中选择一路给输出.B A 应用:C0 00 1,数据选择 C1 01 2,函数发生器C2 10 Y 3,并行数据转换成C3 11 串行数据3,实现组合逻辑函数数据选择器输出Y与其地址码构成的最小项mi以及数据输入Di的关系式为:Y(A2,A1,A0)=miDi=m0D0+ m1D1+ + mm-2Dm-2 + mm-1Dm-1 当地址码A2,A1,A0输入 函数的变量,数据输入D0Dm-1为各变量组合取值时的函数值,Y为函数的输出.例:4-5 分析图4-23的逻辑功能解:电路由8/1MUX构成四变量函数,地址码输入为函数变量A,B,C(A2=A,A1=B,A0=C
27、)变量D从数据输入端D0-D7输入:D0=D3=D5=D6=D; D1=D2=D4=D7=D;Y=m0D+ m1D+ m2D+ m3D+ m4D+ m5D+ m6D+ m7D =ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD电路功能为:奇校验检测,输入四个变量中有奇数个1时,输出Y为1.Y(A,B,C,D)= m1+ m2+ m4+ m7+ m8+ m11+ m13+ m14例4-6:分析图4-24电路的功能解:电路由双4/1MUX构成两个三变量函数,其中变量A,B从地址码输入(A1=A,A0=B),变量C从数据端输入: 1D1=1D2=C;1D0=1D3=2D
28、0=2D3=C;2D1=1;2D2=0所以,两个函数的输出:F1=1Y(A,B)= m0c +m1c +m2c +m3c F1=(A,B,C)=ABC +ABC +ABC +ABC =m1+m2+m4+m7F2=(A,B,C)= m0c +m11 +m20 +m3c F2=(A,B,C) =ABC +ABC +ABC +ABC=m1+m2+m3+m71 1m71110 0m61100 0m51010 1m41001 0m30111 1m20101 1m10010 0m0000F2 F1miABC 输出最小项符输入功能:全减器,实现一位二进制数减法.输入:A为被减数B为减数C为低位的借位请求输出
29、:F1为差,F2为向高位的借位请求 4.2.4 加法器实现多位二进制加法1,全加器 实现一位二进制数加法输入:被加数Ai,加数Bi,低位的进位Ci-1输出:和Si,向高位的进位CiSi=AiBiCi-1Ci =AiBi+(AiBi)Ci-12,串行多位加法器由n个全加器串接构成,低位的进位输出接高一位的进位输入,最低位进位输入接0.电路简单,计算速度受逐级进位的限制.3,四位超前进位并行加法器74283(逻辑符号P102)超前进位:各位的进位输出不经过低位加法器传输,直接由所有低位的加数,被加数产生.Ci =AiBi+(AiBi)Ci-1=Gi+PiCi-1产生变量: Gi =AiBi 传输变
30、量: Pi =AiBiC1 = G1 +P1C 0 C2 =G2+P2G1 +P2P1 C0 C3 = G3+P3G2+P3P2G1 +P3P2P1C0 C4 = G4+P4G3+P4P3G2 +P4P3P2G1 +P4P3P2 P1 C 0各进位信号同时产生,运算速度快,但电路复杂.应用:1,加法器的位数扩展低位加法器的进位输出CO4接相邻高位加法器的进位输入C0.最低位加法器C0接0.2,用加补码的方式实现十进制加法补码:反码加1 ;反码:原码各位取反.N原+N补=2n;N补=2n - N原;n为码的位数例:原码:0011;反码:1100;补码:1101用二进制减法实现: (9)10(3)
31、10=(6)101001 1001 0011 +1101 忽略加补码的进位,运0110 10110 算结果与减法相同.3,用二进制加法器实现十进制加法输入两个四位的BCD码(加数,被加数)输出两个四位的BCD 码(进位,和)当出现伪码(1010-1111)或CO4=1时,输出和再加6(0110),并产生进位C.十进制运算进位输出:C= CO4 +S3S2+S3S1CO4 S3S2S3S1附加四位加法器实现加6(0110)调整运算4,用加法器实现代码转换由于常用的BCD码的码值差为常数,所以可用加法器实现代码转换.(P6)如: (8421BCD)+(0011)=(余3码 )又如:当8421BCD
32、码(0100)时,(8421BCD)=(2421BCD)当8421BCD码(0100)时,(8421BCD)+(0110)=(2421BCD)图4-29:余3码转换成8421BCD码,加0011的补码1101.4.2.5数据比较器COMP功能:比较位数相同的两组二进制数的大小1,一位二进制数比较器两个被比较数输入:a,b,三个输出:g=ab(ab),s=ab (aB),S=(AB, S=FABi) ; 当被比较数据A=B时: si=AiBi(AiBi) ; 输出S=s,G=g,E=eei=AiBi +AiBi (Ai=Bi)扩展比较 位数时,低位比较器的输出接高位的级联输入.高位数据相等时比较
33、低位.2.5.8奇,偶校验1,奇校验信息码中的1个数为偶数时,校验位为1(信息码与校验位的1的总数为奇).2,偶校验信息码中的1个数为奇数时,校验位为1(信息码与校验位的1的总数为偶).奇数个1异或为1,偶数个1异或为0奇监督位输出Fod=I0 I1 In-1偶监督位输出Fev=I0 I1 In-1第三章 时序逻辑时序控制的概念是指电路的输出不仅与当时的输入有关,而且与电路原来的输出状态(输入控制的历程)有关.时序逻辑电路的基本器件触发器时序逻辑电路的特点具有记忆功能,信号传输有反馈通道.时序逻辑电路的表示方法功能表,状态方程,状态图,状态表,波形图3.1集成双稳态触发器3.1.1双稳态触发器
34、的基本特性:1,具有两个输出端Q,Q.触发器正常工作时,Q与Q的逻辑电平总是互补,即一个为0时另一个一定是1.(当触发器工作在非正常状态时,Q和Q的输出有可能相同,使用时必须注意避免出现这种情况.)2,有两个稳定的工作状态:复位状态和置位状态.输出端Q保持逻辑0称为触发器处于复位状态,输出端Q保持逻辑1称为触发器处于置位状态.3,当输入信号有效时,触发器能够根据控制要求复位或者置位;当输入信号无效后,触发器能保持新的状态不变. 状态符上标序n和n+1表示控制前,后的顺序.现态Qn ,Qn输入信号变化前触发器的状态次态Qn+1 ,Qn+1输入信号变化后触发器的状态Qn+1不仅与控制输入x有关,而
35、且与其现态Qn有关.触发器的次态控制输入x,现态Qn的函数:Qn+1=f(x,Qn) 状态图表示状态转换关系.状态用圈表示,转换方向用带箭头线表示,线旁标转换条件 触发器的输入控制信号分两类:1,控制触发器状态变化结果(置位或复位)的激励控制信号触发器的激励功能:RS,D,JK,T触发器2,控制触发器状态变化时间的时钟触发信号.触发器触发方式:异步(直接)触发方式激励控制有效时,触发器状态立即改变同步触发方式触发器必须在时钟触发有效时才能随激励控制改变状态触发器的控制特性表示方法特性方程,功能表,次态卡诺图,波形图 3.1.2 RS触发器RS触发器具有两个激励输入端R,S:R使触发器复位(Re
36、set),Q=0;S使触发器置位(Set),Q=1. 1,与非门组成的基本RS触发器电路结构:由两个互相反馈的与非门组成特性:直接触发,激励输入低电平有效特性方程:Qn+1=S+RQn约束条件:S+R=1逻辑符号输入R,S端的小圈表示低电平有效.功能表,状态图,波形图 3.1.3钟控D触发器具有控制触发器状态变化时刻的时钟输入:CP激励输入端:DS=CPD R=CP D控制特性:当时钟CP=1,触发器状态与输入D相同(产生Qn+1);当CP=0,触发器状态不变(Qn ) 特性方程:Qn+1 =D 没有约束条件状态图功能表波形图 3.1.4主从JK触发器时钟CP=1时,主Q变化,从Q保持.时钟C
37、P=0时,主Q保持,从Q变化,产生Qn+1.所以,主从JK输出只在CP从1变为0时变化激励输入:S=J Qn+1CP,R=K Qn+1 CP当CP下降沿时,J,K控制Q变化特性方程:Qn+1=J Qn +K Qn CP=没有约束条件J,K不同,Q=JJ,K相同,J=K=0,Q不变;J=K=1,Q翻转主从JK触发器的一次变化现象由于存在从触发器到主触发器的反馈,使主触发器状态在CP=1时只能变化一次.触发器被干扰后不能返回正常状态.直接(异步)置位,复位端S,R不受时钟信号控制强制触发器置位或复位3.1.5边沿触发器在CP脉冲的上升沿(或下降沿),触发器才根据激励输入信号改变状态.1,负边沿JK
38、触发器在时钟脉冲的下降沿触发,激励方式为J,K型.Qn+1=J Qn +K Qn CP2,正边沿D触发器在时钟脉冲的上升沿触发,激励方式为D型.Qn+1=DCP3,T触发器Qn+1=TQn +T Qn CP3.2 锁存器,寄存器和移位寄存器3.2.1 锁存器n个钟控(同步)D触发器构成 n位数据锁存器,数据输入由公共时钟G的电平控制.要锁存的数据D0-Dn可以在CP=1期间输入.三态门_由使能信号G控制输出状态,当使能有效时,输出0或1;当使能无效时,输出为高阻(开关断开,电阻无穷大)状态,对外电路没有影响.3.2.2 寄存器n个正边沿D触发器构成 n位数据寄存器,数据输入由公共时钟CP的边沿
39、控制.要寄存的数据D0-Dn必须在CP上升沿之前输入,并保持到CP=1之后.E G D Q E G D Q锁功 1 X X 高阻 寄功 1 X X 高阻存能 0 0 X 保持 存能 0 0 X 保持 器表 0 1 0 0 器表 0 1 0 00 1 1 1 0 1 1 13.2.3 移位寄存器采用n个正边沿D触发器串联构成可实现:串行输入,并行输入,串行输出,并行输出左移:低位触发器的输出接高位触发器激励输入串行数据从最低位输入 Di=Qi+1 DH=SL右移:高位触发器的输出接低位触发器激励输入串行数据从最高位输入 Di=Qi-1 DL=SR八位通用移位寄存器74299端口功能:CLR:异步
40、清零,低电平有效,优先级别最高G1,G2:输出使能,低电平有效,无效时输出为 高阻(三态输出)S1,S0:方式控制.1 1 同步置数,Qa-Qh端口作为输入,在时钟脉冲上 升沿A-H数据并行置入寄存器1 0 左移 ,在时钟脉冲上升沿寄存器所有数据向高位 移动 一位,串行数据从SL输入到最低位Qh.0 1 右移 ,在时钟脉冲上升沿寄存器所有数据向低位 移动 一位,串行数据从SR输入到最高位Qa.0 0 保持,无论时钟及数据输入如何变化,输出不变.时序逻辑电路基本概念:时序逻辑电路的主要因素是电路状态及状态变化 .n个触发器输出所组成的n位二进制码共可以表示2n个状态符.电路的有效状态个数M和 n
41、满足不等式: 2n-1 M 2n.如果M2n,则有2nM个无效状态存在,分析和设计时序电路时必须考虑电路的自启动能力.自启动能力:当电路处于无效状态时,电路能随时钟脉冲的输入自动转换到有效状态并实现正确的输出.时序逻辑电路的分类根据电路中各触发器时钟驱动源,时序逻辑电路分为同步时序电路和异步时序电路.在同步时序电路中,所有触发器由同一时钟信号控制,触发器的状态变化是同时进行的.在异步时序电路中,至少有一个触发器的时钟信号与其他触发器不同, 电路的状态变化不同步.异步时序电路的分析和设计方法复杂,但电路结构比较简单.3.3计数器计数器具有累计时钟脉冲个数的功能.电路状态随计数脉冲输入作周期性的变
42、化.计数器的模我们把计数器电路状态循环变化的个数称为计数器的模,用M表示.同步计数器 电路中所有触发器的时钟由计数脉冲同时控制异步计数器某些触发器的时钟由其它触发器的输出控制.计数体制若n位计数器的状态码变化顺序有自然二进制数序的特点,且模M=2n称n位二进制计数器; M=10称十进制计数器;其他非二进制计数器称M(模)进制计数器 .计数方式计数器状态码变化有数序特点,且呈递增趋势的称加计数器;呈递减趋势变化的称减计数器;根据控制信号既可递增也可递减计数的称可逆计数器.3.3.1同步计数器的分析步骤1,根据电路图中各触发器激励端y的连接关系,写出驱动方程组Y和输出方程Z:Y=h(X,Qn) (
43、 y=R,S,D,J,K,T) Z=f(X,Qn) 2,把驱动方程代人各触发器的状态方程,得出电路状态方程组: Qn+1=g(X,Qn) 3,根据状态方程列状态转换表,分析电路状态的转换规律和输出Z的变化规律.4,画状态转换图分析计数器的计数方式,模.同步计数器激励关系用T触发器构成: Qin+1=TiQin+TiQin 加:Ti=Qi-1Qi-1Q0 ,T0=1减: Ti=Qi-1Qi-1 Q0 ,T0=1移位型计数器:K位环型计数器: Qi=Qi-1(=Di ) ;Q0=QK-1=(=D0)K位扭环型计数器: Qi=Qi-1(=Di ) ;Q0=QK-1=(=D0)3.3.2异步计数器当时
44、钟信号有效时,触发器的状态方程才成立,否则状态不变.JK触发器: Qin+1=Ji Qin +Ki Qin CP =(Ji Qin +Ki Qin )CPi+ Qin CpiD触发器:Qin+1=DiQin CP =Di CPi+ Qin CPi时钟驱动方程为:CPi=f(Q k CP k )例:CPi= Q k CPk(CPi由Qk驱动)CPi= Q k CP k(CPi由Qk驱动)CPi= Q k CP k + Q k-1 CP k-1 (CPi由Qk + Q k-1驱动)异步计数器的分析方法:1,从最低位触发器开始,列各触发器的时钟驱动方程和激励方程.2,将驱动方程代入该触发器反映时钟触
45、发方式的状态方程,得电路的状态方程.3,根据状态方程列电路的状态转换表.4,由状态转换表画状态图,分析计数器的计数方式和模.3.3.3中规模集成计数器1,集成同步计数器:模:10,16(四位二进制),256(八位二进制)计数方式:加,减,可逆(可加可减)复位清零方式:同步(由时钟控制)异步(直接控制)预置数方式:同步(由时钟控制)异步(直接控制)触发方式:时钟上升沿或下降沿进位输出:当计数器溢出复零时,输出有效,向高位进位.74163的逻辑功能1,四位二进制同步加计数器(模16),时钟上升沿触发.2,CLR同步清零端,低电平有效.当CLR=0且时钟为上升沿时,计数器输出QD-QA为全零.3,L
46、D同步预置数控制端,低电平有效当LD=0且时钟为上升沿时,计数器输出QD-QA分别等于数据输入端D-A.4,使能控制端P,T高电平有效,同时为1时,时钟上升沿使计数器输出状态码加1.5,进位输出端CO高电平有效,当QD-QA =1111(最大码值时),输出为1,向高位进位2, 集成异步计数器内部含两个独立计数器,可级联应用7493内含一个二进制,一个八进制计数器,可级联成十六进制计数器.7490内含一个二进制,一个五进制计数器,可级联成十进制计数器.CP1二进制计数器时钟,下降沿有效CP2五进制计数器时钟,下降沿有效,R1(0),R2(0) 异步清零端,高电平有效同时为1时,计数器输出QD-Q
47、A为全零.R1(9),R2(9) 异步置9端,高电平有效同时为1时,计数器输出QD-QA为1001.0 0 0 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 100 0 0 0CP2=QAQDQCQB QA1 1 0 00 0 0 001 0 1 101 0 1 001 0 0 11 0 0 00 1 0 000 0 1 100 0 1 000 0 0 100 0 0 0CP1=QDQA QDQCQB7490的级联: 8421码计数器 5421码计数器8421码计数:CP1=CPCP2=QA(二进制输出)5421码
48、计数:CP2=CPCP1=QD(五进制最高位输出)3,集成计数器的级联级联计数器串接,模相乘.低位计数器状态循环一周高位计数器状态码加一.同步级联所有计数器的时钟源相同,低位计数器的进位输出控制高位计数器的使能.低位计数器每次溢出(从最大码值复零)时,使高位计数器使能有效,使之加一.异步级联所有计数器的使能都有效,低位计数器的进位输出控制高位计数器的时钟.低位计数器每次溢出(从最大码值复零)时,给高位计数器一个触发时钟,使之加一.4,集成计数器的模值修改一,反馈复位法利用集成计数器的复位功能实现状态跳转,减少计数器的模 ,有效状态编码为:0N-1.第N个脉冲输入时,计数器状态复0.当计数器为异
49、步复位时,利用第N个计数脉冲产生的无效状态码N综合出复位信号.使集成计数器立即被复位至 状态0.所以,状态码N转瞬即逝,不能维持.当计数器为同步复位时,利用第N-1个计数脉冲产生的有效状态码N-1综合出复位准备信号,当第N个脉冲到达时复位控制有效,计数器复位至状态0.二,反馈置数法利用集成计数器的预置数功能(控制端Ld)实现状态跳转,减少计数器的模.有效状态码为X至X+N-1,第N个时钟使计数器状态从X+N-1跳转为X.当X=0,则称反馈置零. 异步预置方式 利用无效状态码X+N产生置数信号 ,计数器状态立即被置为X.同步方式利用有效状态码X+N-1产生置数信号,在下个时钟输入时,计数器状态被
50、置为X.如果集成计数器具有进位输出信号,则可利用该信号实现预置数控制. 计数器的有效状态为X至M-1,模为N=M-X.3.3.4计数器应用1,脉冲分配将时钟脉冲顺序分配到各输出端.M路脉冲分配电路的各路输出信号频率为时钟频率是1/M.可以采用计数器加译码器或扭环型移位寄存器加逻辑门译码实现.六路脉冲分配电路如图所示.2,序列脉冲发生器产生规定序列的串行脉冲信号可采用计数器加数据选择器或移位寄存器型计数器实现.3.4同步时序电路分析一,时序逻辑电路分析的任务根据已知的逻辑电路图,通过分析,求出电路状态Q及输出Z变化的规律,综合出电路实现的逻辑功能.二,同步时序电路的分类1,摩尔型输出Z是电路状态
51、的组合函数,与输入X无关: Z=f( Qin )2,米里型输出Z是电路状态和输入X的组合函数: Z=f(X,Qin)三,同步时序逻辑电路分析 步骤1, 根据电路图的连接关系,写各触发器的激励驱动方程组和输出方程:Y=h(X,Qn) ( Y=R,S,D,J,K,T) Z=f(X,Qn) 或 Z=f(Qn) 2,把激励驱动方程代人各触发器的特性方程,得出电路状态方程组: Qn+1=g(X,Qn) 3,根据状态方程和输出方程列状态转换表或状态图,分析电路状态Q的转换规律和输出Z的变化规律 4,根据状态表,状态图确定电路的逻辑功能. 3.5同步时序电路设计任务:根据设计要求,确定状态数和状态转换规律.根据触发器激励类型,从状态转换规律中分析触发器激励控制与电路现态的逻辑关系 .3.5.1设计步骤:1,根据设计要求所需要记忆的事件,确定状态个数,并列原始功能状态转换表(用状态符表示).2,化简功能状态表,合并等价状态等价状态输入相同时的次态相同且输出相同,次态对等(a的次态是b,b的次态是a)且输出相同.等价状态有传递性(若a=b, b = c ,c=d,则a=d)3,用触发器记忆电路状态,对状态进行二进制编码列编码后的逻辑状态表.状态数M与二进制码位数
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