集成电路课程设计74hc138

1、目录【摘要】- 2 -1. 设计目的与任务- 3 -2. 设计要求及内容- 3 -3. 设计方法及分析- 4 -3.1 74HC138芯片简介- 4 -3.2 工艺和规则及模型文件的选择- 5 -3.3 电路设计- 6 -3.3.1 输出级电路设计- 6 -3.3.2 内部基本反相器中的各MOS 尺寸的计算- 9 -3.3.3 四输入与非门MOS尺寸的计算- 10 -3.3.4 三输入与非门MOS尺寸的计算- 11 -3.3.5 输入级设计- 11 -3.3.6 缓冲级设计- 12 -3.3.7 输入保护电路设计- 14 -3.4. 功耗与延迟估算- 15 -3.4.1. 模型简化- 16 -

2、3.4.2. 功耗估算- 16 -3.4.3. 延迟估算- 17 -3.5. 电路模拟- 19 -3.5.1 直流分析- 20 -3.5.2 瞬态分析- 22 -3.5.3 功耗分析- 26-3.6. 版图设计- 26-3.6.1 输入级的设计- 26 -3.6.2 内部反相器的设计- 27 -3.6.3 输入和输出缓冲门的设计- 27 -3.6.4 三输入与非门的设计- 28 -3.6.5 四输入与非门的设计- 29 -3.6.6 输出级的设计- 30 -3.6.7 调用含有保护电路的pad元件- 31 -3.6.8 总版图- 31 -3.7. 版图检查- 32 -3.7.1 版图设计规则检

3、查（DRC）- 32 -3.7.2 电路网表匹配（LVS）检查- 33-3.7.3 版图数据的提交- 34 -4. 经验与体会- 35 -5. 参考文献- 36 -附录A：74HC138电路总原理图- 37 -附录B：74HC138 芯片版图(未加焊盘)- 38 -【摘要】 现代社会正在飞速的发展，集成电路已经成为现代科技发展的支柱产业，现代技术产业的心脏，可以说，没有集成电路，就没有现代社会。集成电路发展迅猛，按功能结构分类集成电路可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。按制作工艺分类集成电路可分为半导体集成电路和膜集成电路。按集成度高低分类集成电路可分为 SSI小规模

4、集成电路、MSI中规模集成电路、LSI大规模集成电路、VLSI超大规模集成电路、ULSI特大规模集成电路、GSI 巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路。其中3-8译码器是集成电路设计中一个典型的芯片，集成电路设计方法、原理和流程是可以从中体现出来。【关键词】：集成电路设计 74HC138 Tranner Pro 版图 1. 设计目的与任务 本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计的基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片的系统设计电路设计及模拟版图设计版图

5、验证等正向设计方法。2. 设计要求及内容2.1 器件名称3-8线译码器的74HC138芯片2.2 要求的电路性能指标(1) 可驱动相当于25pF电容负载；(2) 输出高电平时， ， (3) 输出底电平时，(4) 输出级充放电时间，(5) 工作电源5V，常温工作，工作频率，计算总功耗P。2.3 设计内容(1) 功能分析及逻辑设计；(2) 电路设计；(3) 估算功耗与延时；(4) 电路模拟与仿真；(5) 版图设计（全手工、层次化设计）；(6) 版图检查：DRC与LVS；(7) 后仿真(选做)；(8) 版图数据提交。2.4 设计要求(1) 按题目要求，独立完成设计全过程；(2) 设计时使用的工艺及设

6、计规则；(3) 根据所用的工艺，选取合理的模型库，使用其参数进行相关计算；(4) 选用以lambda()为单位的设计规则。3. 设计方法及分析3.1 74HC138芯片简介74HC138译码器可接受3位二进制加权地址输入（A0, A1和A2），并当使能时，提供8个互斥的低有效输出（Y0至Y7）。74HC138特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。它的管脚图如图3-1所示，其逻辑真值表如表3-1所示。图3-1 74HC138引脚图表3-1 74HC138真值表INPUTS 输入Outputs输出ENA

7、BLE 使能ADDRESS地址E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7XXHXXXHHHHHHHHLXXXXXHHHHHHHHXHXXXXHHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL74HC138逻辑表达式：74HC138的逻辑图如图3-2所示：图3-2 74HC138逻辑图3.2 工艺和规则及模型文件的选择 根据设计要求，选取MOSIS: mhp_ns5 作为工艺及设计规则，从mhp

8、_ns5.tdb文件可知： Technology:0.5u (Lambda = 0.3um) / N-well，本设计采用的参数如下： 根据所选择的工艺，本设计选取的CMOS流程元件模型文件ml3_typ.md，使用其参数进行相关计算。 ml3_typ.md模型文件的参数如下所示：3.3 电路设计3.3.1 输出级电路设计 根据要求，输出级等效电路如图3-3所示，输入Vi为前一级的输出，可认为是理想的输出，即。图3-3 输出级等效电路(1) 输出级N管的计算 当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求，依据MOS管的理想电流统一方程式：可以求出的值。其主要计算

9、如下:= =21.239522(2) 输出级P管的计算 当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间，分别求这两个条件下的极限值，然后取大者。1 以,为条件计算极限值，用MOS管理想电流方程统一表达式：可以求出的值。其主要计算如下： 2 以为条件计算的极限值N管和P管的充放电时间和表达式分别为 其计算过程如下：由，故有=令 在两种方法中，因为中的大于中的，故取方法中计算的结果，即 。3.3.2 内部基本反相器中的各MOS 尺寸的计算 内部基本反相器如图3-4所示，它的N管和P管尺寸依据充放电时间和方程来求。关键点是先求出式中的(即负载)。图3-4 内部反相器它的负载

10、由以下内部反相器的负载由Cl以下三部分电容组成：本级漏极的PN结电容；下级的栅电容；连线杂散电容。本级漏极PN结电容计算 其中是每的结电容，是每的周界电容，b为有源区宽度，可从设计规则获取。因为本设计版图中，最小孔尺寸为，孔与多晶硅栅的最小间距为，孔与有源区边界的最小间距为，则取。 总的漏极PN结电容应是P管的和N管的总和，即：栅电容Cg计算 此处和为与本级漏极相连的下一级N管和P管的栅极尺寸，近似取输出级的和值。连线杂散电容Cs 一般CPNCg10CS，可忽略CS作用。所以，内部基本反相器的总负载电容为上述各电容计算值之和。将数据代入上面公式得， 根据和的计算式及条件，计算出和。取，由方程，

11、代入数据有：又有，即，代入上式解得 取整数，得到 3.3.3 四输入与非门MOS尺寸的计算 四输入与非门的电路如图3-5所示。根据截止延迟时间和导通延迟时间 的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样四输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大4倍，而P管尺寸不变，即：代入内部反相器的宽长比，可以算出逻辑MOS尺寸：图3-5 四输入与非逻辑门电路3.3.4 三输入与非门MOS尺寸的计算同理可以计算三输入与非门的尺寸，其逻辑电路图如图3-6所示。N管的尺寸放大4倍，而P管尺寸不变，即：图3-6 三与非逻辑门电路代入内部反相器的宽长比，可以算出

12、逻辑MOS尺寸：3.3.5 输入级设计由于本电路是与TTL兼容，TTL的输入电平可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用图3-7所示的电路，通过正反馈的P2作为上提拉管，使较快上升，减小功耗，加快翻转速度。图3-7 输入级电路1 提拉管P2的（W/L）P2计算为了节省面积，同时又能使较快上升，取。理论上，这里取。而且为了方便画图，这里就去。2 CMOS 反相器P1管的计算此P1管应取内部基本反相器的尺寸。因此这里取 3 CMOS 反相器N1管的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间转换，因此要选取反相器的状态转

13、变电平：又知：代入数据，有 3.3.6 缓冲级设计1 输入缓冲级 由74HC138的逻辑图可知，在输入级中有六个信号：S0、S1、S2、A0、A1、A2。其中S0经一级输入反相器和一级三与非门后，形成, 用去驱动8个四输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A2、A1、A0以及、各驱动内部与非门4个，所以可以不用缓冲级。 S缓冲级的设计过程如下： S的缓冲级与输入级和内部门的关系如图3-8所示。图3-8 Cs的缓冲级 图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P

14、管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为210。具体可取。N为扇出系数，它的定义是： 在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为8个四输入与非门中与S相连的所有P管和N管的栅面积总和。故有：2 缓冲输出级 由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M2，如图3-9所示。将与非门M1等效为一个反相器，类似上述S的缓冲级设计，计算出M2的P管和N管的尺寸。图3-9输出缓冲级同理：3.3.7 输入

15、保护电路设计 因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因，感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图3-10所示电路为双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300500。二极管的有效面积可取500，或用Shockley方程计算。由于保护电路计算比较复杂，因此在版图设计中直接调用库中

16、的标准pad，因其包含保持电路，就不必另外的保护电路设计。图3-10 保护电路至此，完成了全部器件的参数计算，汇总列出各级N管和P管的尺寸如下：1 输入级 2 内部基本反相器 3 输入缓冲级 4 内部三与非门 5 内部四与非门 6 缓冲输出级 7 输出级 3.4. 功耗与延迟估算在估算延时、功耗时，从输入到输出选出一条级数最多的支路进行估算。74HC138电路从输入到输出的所有各支路中，只有S1端加入了缓冲级，因而增加了延时与功耗，因此在估算延时、功耗时，就以S1支路电路图(如下图3-11所示)来简化估算。图3-11 估算延时、功耗Cs支路电路3.4.1. 模型简化由于在实际工作中，八个四输入

17、与非门中只有一个可被选通并工作，而另七个不工作，所以估算功耗时只估算上图所示的支路即可。在S1端经三级反相器后，将不工作的七个四输入与非门等效为负载电容CL1，而将工作的一个四输入与非门的三个个输入接高电平，只将S1端信号加在反相器上。在X点之前的电路，由于，S1均为输入级，虽然A0，A1，A2比S少一个反相器，作为工程估算，可以认为七个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算S1这一个支路，最后将结果乘以七倍就可以了。在X点之后的电路功耗，则只计算一个支路。3.4.2. 功耗估算CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为

18、0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。是上述S1支路各级器件功耗的总和（共有7级），即：其中：为本级漏极PN结电容，按3.3.2相关公式计算：为与本级漏极相连的下一级栅电容，按3.3.2的计算（这里忽略输入提拉管的电容做近似计算）：为本级漏连接到下一级栅连线杂散电容，其值较小，可忽略不计。为断开的三个三输入的非门栅电容，按3.3.2的计算（这里取其中一个门做近似）：为最后一级（即输出级）的下一级栅电容，即负载电容25pF。X前、X后表示S1支路电路中X点之前或X点之后的所有器件。对于74HC138器件，整个芯片功耗为PT: 符合设计要求。3.4.3. 延迟估算

19、算出每一级等效反相器延迟时间，总的延迟时间为各级（共7级）延迟时间的总和。各级等效反相器延迟时间可用下式估算： 各字母的意义如图3-12所示。图3-12 延迟时间，上升与下降时间汇总列出每一集器件延迟时间，最后得出总的延迟时间。计算各级的公式：1 输入级同理可以代入相关数据计算其它级的及延迟2 内部反相器3 三输入与非门4 输入缓冲级5 四输入与非门6 输出缓冲级7 输出级所以，总的延迟时间为 符合设计要求。3.5. 电路模拟 电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的S1支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源V11和V12，电压值为零（如下图3-13

20、所示），在模拟时进行直流扫描分析，然后就可得出功耗。图3-13 电路模拟用S1支路电路把此电路图转化为SPICE文件，加入电路特性分析指令和控制语句，即可进行电路模拟。在延迟仿真的时候，和相差较大，所以调整了输出级的NMOS管的尺寸，增大为。同时为了遵循版图规则，基本反相器的尺寸由原来的改为。3.5.1 直流分析 直流分析：当输入由0.4V变化到2.4V过程中，观察波形得到阈值电压（状态转变电平）Vs。Vs的值应为约1.4V。直流分析的电路图如图3-14所示，其对应的SPICE文件如图3-15所示，直流分析的输入输出电压曲线如图3-16所示。图3-14直流分析电路图图3-15直流分析SPICE

21、设置图3-16直流分析输入输出电压关系分析：从电压关系可以看出，转变电平大约在1.4V左右，符合设计的要求。因此所画电路通过了直流分析测试。3.5.2 瞬态分析 从波形中得到，然后进行相关计算。瞬态分析的电路图见图3-17所示，其对应的瞬态分析的SPICE文件设置见图3-18所示。对应的瞬态分析的结果见图3-19。图3-17 瞬态分析电路图图3-18瞬时分析SPICE设置图3-19瞬态分析输入输出电压关系由仿真输出的结果报告文件可以得到其瞬态参数如下：，则满足电路设计要求。3.5.3 功耗分析对电压源VI1和VI2进行直流扫描分析：“.dc lin source VI1 0 5 0.1 swe

22、ep lin source VI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”。功耗分析的电路原理图见图3-20，SPICE文件设置见图3-21，功耗分析结果见图3-22。这里的功耗分析采用的是静态功耗，所以这里没有加入脉冲源，只有直流电源。图3-20 功耗分析电路原理图图3-21功耗分析SPICE设置图3-22功耗分析结果从波形中得出，总功耗：从模拟分析得到的结果来看，各项模拟参数都满足设计指标，下面可进行版图设计。3.6. 版图设计 本次的版图设计采用的是层次化、全手工设计版图。所谓的层次化设计版图，就是先设计单元版图，由简单的单元版图再组成较复杂的单元版

23、图，一层层设计，直至完成芯片的整体版图。3.6.1 输入级的设计输入级的设计如图3-23所示，这里根据电路图，由于提拉管的宽长比只有1，所以这里的多晶硅栅的宽度采用6，其余的多晶硅栅采用2的设计方法。输入级版图DRC如图3-24所示。 图3-23输入级版图 图3-24输入级版图DRC3.6.2 内部反相器的设计内部反相器的宽长比比较小，考虑到这个原因，采用了将源、漏极的区域扩大的方法，以保证能够符合设计规则。设计的版图见图3-25及DRC检测如图3-26所示。图3-25内部反相器版图 图3-26内部反相器版图DRC3.6.3 输入和输出缓冲门的设计对于缓冲门，由于其管的宽长比比较大，这里采用了

24、梳状结构，从而减少了其管的面积，有效的利用的设计空间，其设计原理与内部反相器类似。具体的版图和相应的版图DRC检测分别如图3-27、图3-28、图3-29和图3-30所示。 图3-27输入缓冲门 图3-28 输入缓冲门DRC 图3-29输出缓冲门 图3-30 输出缓冲门版图DRC3.6.4 三输入与非门的设计三输入与非门涉及到的管比较多，区别于梳状结构，这里采用了多条多晶硅栅，而又考虑到尽量只用第一层金属线来布线（这样在总图连接引线会更加方便，更加容易），这里引出了多晶硅栅分别接输入端口。所设计的版图及其DRC检测分别如图3-31和图3-32所示。 图3-31三输入与非门版图 图3-32三输入

25、与非门版图DRC3.6.5 四输入与非门的设计四输入与非门与三输入与非门一样，也采用梳状结构。所设计的版图及其DRC检测分别如图3-33和图3-34所示。图3-33 四输入与非门版图图3-34 四输入与非门版图DRC3.6.6 输出级的设计从计算中可以看出，输出级的管的宽长比相比其它级来说是最大的，因此这里必须采用梳状结构。而且需要多个管并联来实现较大的宽长比。输出级的版图及其DRC检测分别如图3-35和图3-36所示。 图3-35 输出级的版图 图3-36 输出级的版图DRC3.6.7 调用含有保护电路的pad元件 pad保护电路如图3-37所示。图3-37 pad元件版图3.6.8 总版图

26、执行cellinstance（选择需要调用的单元图）在一个新的cell内组合成整体电路图。按照附录A所示的逻辑图接线，得到最终的电路版图图3-38 总版图3.7 版图检查 这一个操作与每一个子模块的设计必须同步进行。做DRC检查时应该分成小块（单元）检查。每一部分做成一个单元，每个单元进行DRC检查。在全部通过后，将单元组合成电路，最终做一次全版图的DRC，以确保全版图正确。3.7.1 版图设计规则检查（DRC） 总图的版图设计规则检查见图3-39所示。图3-39 总图的DRC检查由DRC检查结果可以看出，总图能够通过DRC检查。3.7.2 电路网表匹配（LVS）检查电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元