数字电路抢答器电路设计

1、数字电子技术课程设计报告数字电路抢答器电路设计专 业： 电子信息工程班 级：姓 名：学 号：指导教师：1 .课程设计目的抢答器电路设计方案很多，有用专用芯片设计的、有用复杂可编程逻辑 电路设计的、有用单片机设计制作的、也有用可编程控制器完成的，但由于专用 电路芯片通常是厂家特殊设计开发的， 一般不易买到或价格较高，用其它方式设 计的需要设计者具有相应的理论知识，并要通过仿真器、应用软件、计算机等辅 助设备才能验证完成，不利于设计者的设计和制作。而有些实际竞赛的场合，只要满足显示抢答有效和有效组别即可， 故我打算 不用所给的参考电路，而用一片 74ls297 (8位的数据锁存器)来实现此简易抢

2、答器的功能。这是一个显示方式简单、价格低廉、经济实用的抢答器。在要求不 高的场合，能完全符合需要2、性能指标要求：(1)设计制作一个可容纳8组参赛的数字式枪答器，每组设置一个抢答按 钮供抢答者使用。(2)根据数字式抢答器的功能和使用步骤，设计抢答者的输入抢答锁定电 路、抢答者序号编码、译码和显示电路。(3)设计定时电路，声、光报警或音乐片驱动电路。(4)设计控制逻辑电路，起动、复位电路。(5)设计计分电路，犯规电路。3 .电路组成框图主体电ss 一 一 ir展电跳如图3.1数字抢答器框图如图3.1所示为总体方框图。其工作原理为：接通电源后，主持人将开关拨 到“清除”状态，抢答器处于禁止状态，编

3、号显示器灭灯，定时器显示设定时间； 主持人将开关置“开始”状态，宣布开始抢答器工作。定时器倒计时，扬声器 给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定 时器显示剩余时间。如果再次抢答必须由主持人再次操作消除和开始状态开 关。4 .元器件清单元件清单：74ls148174ls279174ls48374ls1922ne555274ls00174ls1211510q21kq94.7kq15.1kq1100k q110k q168k q115k q10.1uf110uf2100uf1buzzer （蜂鸣器）1l

4、ed3开关95 .各功能块电路图5.1 抢答器电路设计参考电路如图5.11所示。该电路完成两个功能：一是分辨出选手按键的先后， 并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键 操作无效。工作过程：开关s置于消除端时，rs触发器的 端均为0, 4个触 发器输出置0,使74ls148的=0,使之处于工作状态。当开关 s置于“开始” 时，抢答器处于等待工作状态，当有选手将键按下时（如按下s5） , 74ls148的输出 经rs锁存后，1q=1, =1,74ls48处于工作状态，4 q3 q2 q=101,经译码 显示为5 。止匕外，1q = 1 ,使74ls148 = 1 ,

5、处于禁止状态，封锁其他按键 的输入。当按键松开即按下时，74ls148的此时由于仍为1 q = 1 ,使 =1 , 所以74ls148仍处于禁止状态，确保不会出二次按键时输入信号， 保证了抢答者的优先性。如有再次抢答需由主持人将s开关重新置“消除”然后再进行下一轮抢答。74ls148为8线3线优先编码器，表 5.12为其功能表输a输出豆瓦瓯国眄瓯西瓦西石、元/1xxkxxkxx1 1 11 1io j11111 1 1 11 1 1100x x. x x kx x 0000010x x x x xk 01001010x x x x x011a-010010.耳 x*q111011010x x

6、x 01111100010x x 011111101010x 0111111i 10010011111111 1 101如图5.12 74l148的功能真值表lt面白rmls2 %9145吃 而 ylx ys_ 74l5148e m d 12 h ilojqe如图5.11数字抢答器电路由节目主持人根据抢答题的难易程度， 设定一次抢答的时间，通过预置时间 电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。 可预置时间的电 路选用十进制同步加减计数器 74ls192进行设计，具体电路如图5.13所示。表 5.14为74ls192的真值表。十5v74lsj92a-j & ai & 3c am

7、& ai &s _ 74lsi 9214jj10| 115( 整据步置爆149|10| 1| 15期或相直流a+5v如图5.13可与知识间的定时电路71 4 2i1 力 d 2i dijbo图5.14为74ls192的真值表输入输出mr非plcpucpdp3p2p1p0q3q2q1q01xxxxxxx0000o0xxdcbadcbao11xxxx加计数o11xxxx减计数5.2 报警电路+5v.555定时器和三极管构成的报警电路如图 5.21所示。其中555构成多谐荡器， 振荡频率fo=1. 43/ (ri + 2r2) c,其输出信号经三极管推动扬声器。pr 为控制信号，当pr为高电平时，多

8、谐振荡器工作，反之，电路停振。5.3 时序控制电路如图5.31icuf时序控制电路是抢答器设计的关键，它要完成以下三项功能：主持人将控制开关拨到“开始”位置时，扬声器发声，抢答电路和定时电路进入 正常抢答工作状态。当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停 止工作。根据上面的功能要求以及图5.11 ,设计的时序控制电路如图 5.31所示。图 中，门g1的作用是控制时钟信号cp的放行与禁止，门g2的作用是控制74ls148 的输人使能端。图11、4的工作原理是：主持人控制开关从“消除位置拨到 开始位置时，来自

9、于图11、2中的74ls279的输出1q=0,经g3反相，a = 1, 则时钟信号cp能够力口至i 74ls192的cpd寸钟输入端，定时电路进行递减计时。 同时，在定时时间未到时，则定时到信号”为1，门g2的输出=0,使74ls148 处于正常工作状态，从而实现功能的要求。当选手在定时时间内按动抢答键时， 1q= 1,经g3反相，a = 0,封锁cp信号，定时器处于保持工作状态；同时， 门g2的输出=1 , 74ls148处于禁止工作状态，从而实现功能的要求。当定时 时间到时，则定时到信号”为0, =1, 74ls148处于禁止工作状态，禁止选手进 行抢答。同时，门g1处于关门状态，封锁cp

10、信号，使定时电路保持00状态不变，从而实现功能的要求。集成单稳触发器74ls121用于控制报警电路及发 声的时间。5.4 电路仿真总图经过以上各单元电路的设计，可以得到定时抢答器的整机电路，如图5.4.1 ! 11 it.m jli m je ji j3 4iivf ifep itar-ib-y - ifetp - hbjr-ifax 昌如图5.4电路仿真总图6各芯片的功能6.174ls148优先编码器在优先编码器中，允许同时输入两个以上的编码信号。 不过在设计优先编码 器已经将所有的输入信号按 优先顺序排了队，当几个输入信号同时出现时，只 对其中优先权最高的一个进行编码图6.1.1给出了 8

11、线-3线优先编码器74ls148的逻辑图。如果不考虑由g1, g2和g3构成的附加控制电路只有图中虚线框以内的这一部分。从图6.1.1写出输出的逻辑式。即得到%=（科5 +也小也+ 4w6.1.1为了扩展电路的功能和增加使用的灵活性，再 74ls148的 逻辑电路中附加 了由门g1, g2和g3组成的控制电路，其中s非为选通输入端。只有在s非=0 的条件下，编码器才能正常工作。而在 s非=1时，所有的输出端均被封锁在高 电平。选通/&出ys非和扩展端yex非用于扩展编码功能。由图2-2-1可知图6.1.18线-3线优先编码器74ls148的逻辑图从图6.1.1还可以写出6.1.3这说明只要任何

12、一个编码输入端有低电平信号输入，且 s=1, yex非即为低 电平。因此，说yex非的低电平输出信号表示电路工作而且有编码输入。根据式(6.1.1) (6.1.2)和6.1.3,可以列出表6.1.4所示的74ls148的功能 表，它的输入和输出均以低电平作为有效信号。表6.1.474ls148的功能表aa4z a匕心y1xxxjtkxx才11111o11111i11111o10x丫x王000010oxxxxxxo1o()1100xxxxx011010100xa*atx0111011100xjcxo11110000xx011111101100x01111111o1000111111111110由

13、表中不难看出，在s非=0电路正常工作状态，允许i0i7当中同时有几 个输入端为低电平，即有编码输入信号，i7非优先权最高。i0非的优先权最低， 当i7非=0时。无论其余输入端有无输入信号（表中以x表示），输出端只给出i7非的编码，即y2非与yi非与y0非=000。当i7非=1, i6非=0时，无论其余输 入端有无输入信号，只对i6非编码，y2非与yi非与y0非=001。其余的输入状 态不在这里说了啊。表中出先的3中情况可以用ys非和的yex非不同状加以区 分。（门）-五夕互声nr116215314474ls14k 135126 1 i7 108 9s)74ls148管脚排列图6.2 74ls2

14、97芯片工作原理6.21 74ls279片具有锁存器的功能其引脚图6.2.1如下图所示：74ls1485内部是4个基本rs触发器组成的。当有一个人优先抢答后其它的就不能抢答了。 其它的虽然有电平输入，但是输入的电平保持原态不变，74ls279的内部的4个基本触发器的r输入端为高电平匚叵叵e叵叵叵1r1s11s21q2r2s2qgndvccm14r丝3s23s13r3q 国回hlnb口回回图6.2.1 74ls279的弓脚图a和管脚图b6.22 74ls279锁存电路器锁存器电路可以用四r-s锁存器74ls279组成，74ls279是由四个基本的 r-s触发器构成的锁存电路，s非端为直接置“1”

15、端，r非端为直接置“ 0”端 通常情况下输入端为高电平，触发器处于保持状态。锁存器参考电路如图6-2-2所示。图中r非端接主持人控制开关，抢答前 控制开关使锁存器输出为0, s1非，s2非，s3非，s4非分别与编码器的输出 端a1, a2, a3和工作状态标志gs联接，当有抢答开关按下，编码器输出相应 的二进制代码，经锁存器保持抢答信息，编码器工作状态标志gs使锁存器输出q为“1”，q联接到编码器74ls148的输入使能端s封锁其它路输入，同时接 译码器电路74ls247的控制端bi非，rbo,当其为高电平时，译码器工作，当 其为低电平时，字型全“灭” ，q1, q2, q3与译码显示电路的输

16、入端相连，控 制开关为支持人所设，s打向reset端复位后才可以抢答。控制开关sstakt*!工reset如图6-2-2 74ls297锁存器参考6.3译码器 6.31译码器的基本概述译码：译码的逆过程，即将输入代码“翻译”成特定的输出信号译码器：实现译码功能的数字电路分类：变量译码器和显示译码器。七段数字显示原理按内部连接方式不同，七段数字显示器部分为其共阴极和供阳极两种tr列图；出）共阴极接发图；共阳级接线图图6-3-1半导体显示器利用字段的 不同组合，可分别显示0-9十个数字，如图3-2-2所七段数字显示发光段组合图6-3-26-3-3显示译码器74ls48图6-3-374ls48的管脚

17、排歹【图图6-3-3为试灯输入：a0=0时，/lt=1时，若七段均完好，显示字形“ 8”。 该输入端常用于检查74ls48显示器的好坏；当a1=1时译码器方可进行译码显 示，用来动态灭0。当a2=1时，且a3=0,输入a3a2a1a0=0000时，则/ibx=0 使数字符的各段熄灭：/lt为灭灯输入/灭灯输出，当vcc=0时不管输入如何， 数码管不显示数字；为控制低位灭0信号，当a3=1时，说明本位处于显示状态； 若a3=0且低位为0,则低位0被熄灭。表3-3-174ls48译码器的功能表fk j寸电却后g/aabrif/ 01100011ij11jqc u11x00o1ii3i)0000 t

18、21k001oi10i1oie41x01i11.11140t*x: ci0aiioiii4o 1115-c1011i0i1a11&i0i1作11 a0iii11t1mq111i11i0o0dbi此ilo00111 ,11ii114txi00ij11!00i11x101aiao0i1o1tk101t110o11001i ,x11s01二i*c*j11 vi-11 1qi11 1a.111wbix110100q1j 1i1卜1m1)1iv0q0q诋fjmxx.mmma0o0a000能等1qqg0d00q0*rtt.0xxxxx11111)1i8注：h=高电平l=低电平x=不定,1要求0到15的 输

19、出时，灭灯输入（bi）必须为开路或保持高电逻辑平，若 不灭掉十进制0则动态灭灯输入（rbi）必须开路或处于高逻辑电平。2当低逻辑电平直接加到灭灯输入（bt）时，不管其它任何输入的电平如何。 所有段的输出端都为低电平。3当动态灭灯（rbi）和输入端a、b、c、d都处于低电平及试输入为高电 平时，所有段的输出都为低电平并且动态灭灯输出（rbo）处于低电平（响应条 件）4当灭灯输入/动态灭灯输出（bi/rbo）开路或保持在电平，而试灯输入为 低电平时，则所有各段的输出都为低电平。注：bi/rbo是线与逻辑。用作灭灯输入（bi）或动态灭灯输出（rbo）之 用，或兼作两者之用。6 . 4 芯片 74ls19274ls192是双时钟方式的十进制可逆计数器cpu为加计数器时钟输入端 cpd为减计数器时钟输入端ld为预置输入控制端，异步预置。cr为复位输入端，高电平有效，异步消除co为进位输出：1001状态后负脉冲输出bo为借位输出：0000状态后负脉冲输出t图6-4-1 74ls192引脚图输入岷pl*cpdp3p2plpoq3解qi如1xxxxxxxqq0000x乂dcbdcba011xmxx0!ixxxx凰计数7 .ewb仿真仿真图如下通ijuinminnnnfltulruuljummlrimiummiiuijiiuumimiuinluininnnnris