杭电计组实验5-存储器设计实验#精选

1、杭州电子科技大学计算机学院实验报告实验项目：课程名称：计算机组成原理与系统结构设计姓名：学号：同组姓名:学号:实验位置（机号）实验日期:指导教师:一、实验目的（1）掌握灵活应用 Verilog HDL进行各种描述与建模的技巧和方法。（2）学习在ISE中设计生成M恶魔人员IP核的方法。（3 ）学习存储器的结构及读写原理，掌握存储器的设计方法。二、实验仪器ISE工具软件三、步骤、方法（1 ）在ISE的工程目录里生成一个扩展名为Test_Mem.coe。该文件是用于 Memory IP核的初始化文件。文件包括两行，memorynitializatio n_radix=16;memory_ ini t

2、ialization_vector=00000820,00632020,00010fff,20006789,FFFF0000,0000FFFF,88 888888,99999999,aaaaaaaa,bbbbbbbb;实验内容（算 法、程序、步骤 和方 法）（2） 启动ISE工具软件，选择 File-New Project,输入工程名shiyan5,默认选择后，点击 Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程（3） 在工程管理区的任意位置右击，选择New Source命令。弹出 New Source Wizard对 话框，选择 IP （CORE Generator&A

3、rchitecture Wizard ）,并输入存储器 IP 核的名称 RAM_B， 点击Next按钮进入下一步，在IP核选择界面，选择Memories&Storage Elements下的Block Memory Generator选项，单击 next按钮，点击 Finish进入参数设置。（4）Memory IP参数设置。在第 1页选择默认接口： Native.第2页选择Memory Type为 Single Port RAM.第三页修改 Write Width 为 32， Write Depth 为 64选择 Always Enabled。 第4页选中Load Init File，选择第一

4、步生成的 COE文档。第5页和第6页默认无需修改。 单击Ge nerate按钮，系统将在工程管理区生成一个 RAM_B 存储器模块： RAM_B（RAM_B.xco）。之后在过程管理区会出现核生成器菜单。（5） 调用RAM_B模块：双击过程管理区的View HDL Instruction Template,右侧代码区出 现RAM_B的调用模板。（6） 在工程管理区的任意位置右击，选择New Source命令。弹出 New Source Wizard对 话框，选择 Verilog Module,并输入Verilog文件名ram，点击Next按钮进入下一步，点击Finish完成创建。将 RAM_B

5、的调用模板粘贴过来。并对ram进行仿真。（7） 在工程管理区的任意位置右击，选择New Source命令。弹出 New Source Wizard对话框，选择 Verilog Module,并输入Verilog文件名jicunqidui，点击Next按钮进入下一步， 点击Finish完成创建。利用实验四对这个进行编码。（8） 在工程管理区的任意位置右击，选择New Source命令。弹出 New Source Wizard对话框，选择 Verilog Module,并输入Verilog文件名jicunchu，点击Next按钮进入下一步， 点击Finish完成创建。编辑程序源代码，对jicunq

6、idui和ram进行调用，然后编译。并进行运行，观察是否正确。(9) 在工程管理区将 View类型设置成 Simulation，在任意位置右击，选择New Source命 令，选择Verilog Test Fixture选项。点击Next，点击Finish，完成。编写仿真代码，观察仿 真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。(10) 由于实验五并未链接实验板，所以后面的链接实验板的步骤此处没有。操作 过程 及结 果一，操作过程实验过程和描述：Modulejicunchu(R Addr A,R Addr B,Clk,W Addr,W Data,R Data A,R Dat

7、a B,Reset,Write reg,wea,addr,douta );in put Clk;in put Reset;in put4:0R_Addr_A;in put 4:0R_Addr_B;in put 4:0W_Addr;output 31:0R_Data_A;output 31:0R_Data_B;in put 31:0W_Data;in put wire Write_reg;in put wire wea;in put 7:2addr;output 31:0douta;jic unq idui FA0( R_Addr_A(R_Addr_A), R_Addr_B(R_Addr_B),

8、Clk(Clk),W_Addr(W_Addr),W_Data(W_Data), Reset(Reset), R_Data_A(R_Data_A), R_Data_B(R_Data_B),Write_reg(Write_reg);ramFA1(wea(wea),.addr(addr7:2),.di na(R_Data_A),.douta(douta),.clk(Clk);en dmodulemodulejicu nqidui(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg); in put Clk,Res

9、et;in put wire Write_reg;in put wire4:0R_Addr_A;in put wire4:0W_Addr;in put wire4:0R_Addr_B;in put wire32:0W_Data;reg 31:0REG_Files31:0;output wire0:31R_Data_A;output wire0:31R_Data_B;in teger i=0;always(posedge Clk or posedge Reset)beginif(Reset)beginfor(i=0;i=31;i=i+1)REG_Filesi=32bO;endelsebegin

10、if(Write_reg) REG_FilesW_AddrR Addr0)R_paa_A(31 -0)R AddrW Alilr(4 O)W_Da(t 円为口ClkW uataResetweawnte reg上jicunchuiiLUndi u. 1结果思考题：(3)设计实现一个 ROM，常规存储器是单端口存储器，每次只接收一个地址，访问一个 存储单元，从中读取或写入一个字节或字。主存储器是信息交换的中心，一方面CPU频繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只 能接受一个访存者，或是读或是写，这就影响到存储器的整体工作速度。双端口存储器具有两个彼此独立的读写口，每个读写口都有一套自己的地址寄存器和译码电路，可以并行地独立工作。两个读写口可以按各自接收的地址同时读出或写入，或一个写入而另一个读出。与两个独立的存储器不冋，两个读写口的访存空间相冋，可以访问 冋一个存储单兀。 通常使双端口存储器的一个读写口面向CPU ,另一个读写口则面向外设或输入输出处理机实验 体会通过本次实验熟练掌握ISE软件，并运用该软件设计存储器，了解了存储器的结构设计 和工作原理，并实现在ISE中生成Memory IP核。调用了生成的存储器模块，并在理解的基础上自己设计了一个简单的存储器。在之后的波形仿真图模拟时，我对于波形的识图能