EDA技术模拟卷

1、MAX7000 系列是 Altera 公司目前销量最大的产品 ,属于高性能 / 高密度的 _CPLD_ FLEX10K系列是Altera公司推出的主流产品，属于高密度，高速度的_FPGA 可编程逻辑器件的设计过程可以分为四个步骤_设计输入 _,_设计实现 , _设计校验 _，_下载编程 4、 5、 6、 EDA技术模拟试卷一 参考答案： 一、填空题（ 17 空，每空 2 分，共 34 分） 1、ASIC直译为专用集成电路 2、 EDA即电子设计自动化 3、 CPLD和FPGA统称为高密度可编程逻辑器件 7、目前应用最广泛的 HDL硬件描述语言）有_VHDL_,_Verilog-HDL USE

2、IEEE.STD_LOGIC_1164.ALL; A. IEEE C.WORK B. STD STD_LOGIC; STD_LOGIC_VECTOR(2 DOWNTO 0); 2、ENTITY counter IS PORT( Clk : IN Q : BUFFER END A. counter23 B. counter C. work 3、ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); ARCHITECTURE a OF_B IS A. counter23 B. coun

3、ter C. work 4、ARCHITECTURE a OF mux4 IS BEGIN END _A A. a B. b C. c 5、LIBRARY IEEE; USE IEEE.A .ALL; A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_1164 6、下列是一个四选一的数据选择器的实体，S, A, B, C, D是输入端，丫是输出端 ENTITY multi_4v IS PORT(S A,B,C,D :_A _ STD_LOGIC_VECTOR (1 DOWNTO 0); STD_LOGIC; STD_LOGIC ）; END

4、multi_4v; A. IN B . OUT 7、下面是一个计数器的实体， C. BUFFER clk 是输入端， q 是输出端 ENTITY countclr IS PORT(clk :_A q END countclr; STD_LOGIC; C STD_LOGIC_VECTOR(7 DOWNTO 0); ARCHITECTURE one OF countclr IS BEGIN A. IN B. OUT C. BUFFER 8、ARCHITECTURE one OF multi_4v IS END one; A. IN B. BEGIN C. END 9、PROCESS(clk) VA

5、RIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); IF clkevent AND clk=1 THEN END PROCESS; A. IN B. END C. BEGIN 10、 CASE D IS WHEN 0_A 0000001; -0 A. = B. = C. = 11 、IF clr=0 THEN qtmp:=00000000; ELSE qtmp:=qtmp+1; A. END PROCESS B. END IF C. BEGIN 12 、IF j=0 AND k=0 THEN NULL; C j=0 AND k=1 THEN qtmp IF c

6、lr=0 THEN qtmp_C_00000000; B. = C. := = 14、PROCESS(clk) _B_ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN qtmp=00000000; A. VARIABLE B.SIGNAL C. BEGIN 15、下面是循环移位寄存器的部分程序 dout(4 DOWNTO 1)=dout(3 DOWNTO 0); _C=dout(4); A. dout(1)B. dout(3) 16、进程(process)语句是 B_ A. 顺

7、序语句B. 并行语句 17、IF语句是 A A. 顺序语句B. 并行语句 三、画出下列程序的原理图，并说明其功能。 1 、下面是四选一数据选择器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY multi_4v IS PORT(S A,B,C,D : IN C. dout(0) C. C. 其它 其它 每小题 8 分，共 16分） : IN STD_LOGIC_VECTOR (1 DOWNTO 0); STD_LOGIC; Y : OUT STD_LOGIC ); END multi_4v; ARCHITECTURE a OF mult

8、i_4v IS BEGIN PROCESS BEGIN IF (S=00) THEN Y = A; ELSIF (S=01) THEN Y = B; ELSIF (S=10) THEN Y = C; ELSIF (S=11) THEN Y = D; END IF; END PROCESS; END a; 2、下面是同步清零可逆计数器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PORT(clk :IN clr dire USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countud IS STD_LOGIC; :I

9、N STD_LOGIC; :IN STD_LOGIC; q END countud; ARCHITECTURE a OF countud IS BEGIN :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN q=00000000; ELSIF dire=1 THEN q=q+1; ELSE q S S S S S S S S S S S WHEN 0_A S_C0000001; C. -0 B. = = 11 、IF clr=0 THEN qtmp:=

10、00000000; ELSE qtmp:=qtmp+1; A. END PROCESS B. END IF C. BEGIN 12 、IF j=0 AND k=0 THEN NULL; C j=0 AND k=1 THEN qtmp IF clkevent AND clk=1 THEN IF clr=0 THEN qtmp_C_00000000; B. = C. := 14、PROCESS(clk) _B_ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN qtmp=000000

11、00; A. VARIABLE B.SIGNAL C. BEGIN 15、下面是循环移位寄存器的部分程序 dout(4 DOWNTO 1)=dout(3 DOWNTO 0); _C=dout(4); A. dout(1)B. dout(3) 16 、元件例化语句是 _B A. 顺序语句B. 并行语句 仃、CASE语句是_ A A. 顺序语句B. 并行语句 三、画出下列程序的原理图，并说明其功能。 1、下面是 1对 2数据分配器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY demuti_2v IS C. dout(0) C. C. 其

12、它 其它 每小题 8 分，共 16分） PORT( D,S : IN STD_LOGIC; Y0,Y1 : OUT STD_LOGIC); END demuti_2v; ARCHITECTURE a OF demuti_2v IS BEGIN PROCESS BEGIN IF S=0 THEN Y0=D; ELSE Y1=D; END IF; END PROCESS; END a; 2、下面是同步清零可逆计数器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countu

13、d IS PORT(clk :IN clr dire STD_LOGIC; :IN STD_LOGIC; :IN STD_LOGIC; :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); q END countud; ARCHITECTURE a OF countud IS BEGIN PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN q=00000000; ELSIF dire=1 THEN q=q+1; ELSE q=q-1; END IF; END IF; END PROCESS; END a;

14、 四、试用VHDL语言编写八选一数据选择器程序（8分） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PORT(S A,B,C,D,E,F,G,H : IN ENTITY multi_8v IS : IN STD_LOGIC_VECTOR (2 DOWNTO 0); STD_LOGIC; Y : OUT STD_LOGIC )； END multi_8v; ARCHITECTURE a OF multi_8v IS BEGIN PROCESS BEGIN IF (S=000) THEN Y = A; ELSIF (S=01) THEN Y = B; EL

15、SIF (S=010) THEN Y = C; ELSIF (S=011) THEN Y = D; ELSIF (S=100) THEN Y = E; ELSIF (S=101) THEN Y = F; ELSIF (S=110) THEN Y = G; ELSIF (S=111) THEN Y = H; END IF; END P ROCESS; END a; EDA技术模拟试卷三 一、选择题（16分）： ）声明端口为输出方向。 1、在VHDL的端口声明语句中，用（ A. INB. OUT C. INOUTD. BUFFER 2、 在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_

16、LOGI（有（）种逻辑值。 A. 2B. 3C. 8D. 9 3、嵌套使用IF语句，其综合结果可实现 A. B. C. D. 带优先级且条件相与的逻辑电路； 条件相或的逻辑电路； 三态控制电路； 双向控制电路。 4、大规模可编程器件主要有 FPGA CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 A . FPGA是基于乘积项结构的可编程逻辑器件； B . FPGA是全称为复杂可编程逻辑器件； C .基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D .在Altera公司生产的器件中，MAX7000S系列属FPGA结构。 5、进程中的变量赋值语句，其变量更新是 A.按顺

17、序完成B.立即完成 C.在进程的最后完成D.都不对 6、 A C 7、 A C 8、 A C 在VHDL中，PROCES结构是由（）语句组成的。 并行B.顺序和并行 顺序D.任何 MAX+ PLUSII工具软件实现原理图设计输入，应采用（ 图形编辑B.文本编辑 符号编辑D.波形编辑 MAX+ PLUSII的设计文件不能直接保存在（ 硬盘B.根目录 文件夹D.工程目录 ）方式。 ）。 二、填空题（ 16 分）： ASSERTS句误级别有 、_ VHDL中有三种基本的数据对象，分别是 在VHDL语句中，“-”符号表示 。 VHDL结构体的描述方式可分为 、等三种描述。 在 VHDL 中 ， 把 “

18、 DATA” 定 义 为 信 号 ， 数 据 类 型 为 整 数 型 的 语 句 是 1、 2、 3、 4、 5、 在 VHDL 中，语句 CLK EVENT AND CLK1 表示 MAX+ PLUS I啲设计输入通常有 三、VHDL程序填空： - 8 位分频器程序设计 LIBRARY IEEE; USE USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS PORT ( CLK: IN STD_LOGIC; D : IN (7 DOWNTO O); FOUT : OUT STD_LOGIC ); END PULSE; ARCHITECTURE o

19、ne OF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) DOWNTO 0); CNT8 : STD_LOGIC_VECTOR( BEGIN IF TH E N IF CNT8 = 11111111 THEN CNT8；-当CNT8计数计满时，输入数据 D被同步预置给计数器 CNT8 FULL = 1;-同时使溢出标志信号 FULL输出为高电平 ELSE CNT8 ; -否则继续作加 1 计数 FULL = O;-且输出溢出标志信号 FULL为低电平 END IF; END IF; END PROCESS P_REG; P_DIV:

20、 PROCESS() VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 _;-如果溢出标志信号 FULL为高电平，D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSEFOUT = 0; END IF; END IF; END P ROCESS P_DIV; END on e; 四、用 VHDL语言写出下面符号的实体（ENTITY描述。（6分） ER S3 CO SO 1、 OR2 C U3 COUT SU M COUT AIN BIN CIN SU M F_ ADD ER 2、

21、TRI BUF8 EN EN I DIN7.O DO UT7.01 DOUT7.0 DIN7.0 五、判断下面程序中是否有错误，若有错误请改正; 1、SIGNAL A,EN:STD_LOGIC; P ROCESS(A,EN) VARIABLE B:STD_LOGIC; BEGIN (6 分) IF EN=1 THEN B=A; END END P ROCESS; 2、ARCHITECTURE ONE OF SAMPLE IS VARIABLE A B, C: INTEGER BEGIN C=A+B END 六、根据给出程序画出图形符号并分析其功能（ 16 分） 1、LIBRARY IEE；E

22、USE IEEE.STD_LOGIC_1164.A；LL ENTITY MUX IS PORT(D0,D1,D2,D3,A0,A1:IN STD_LOGIC; Y:OUT STD_LOGIC); END MUX; ARCHITECTURE RTL OF MUX IS SIGNAL A:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN PROCESS(A0,A1) BEGIN AYYYY=D3; END CASE; END PROCESS; END RTL; 2、LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_

23、LOGIC_UNSIGNED.ALL; ENTITY LX3_4 IS PORT( CLK:IN STD_LOGIC; J,K: IN STD_LOGIC; Q,QN:OUT STD_LOGIC); END LX3_4; ARCHITECTURE ONE OF LX3_4; SIGNAL Q_TEMP:STD_LOGIC:= 0 ; SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN JKQ_TEMPQ_TEMPQ_TEMPQ_TE MP=NOT Q_TE MP; END CASE; END IF; Q=Q_TE MP; QN=NOT Q_TE MP;

24、END P ROCESS; END ONE; 七、设计题：（30分） 1、试编写一个完整 VHDL程序，实现下图所示电路的功能；（14%） 七、试用VHDL编写程序实现六十进计数器；（16%） 要求：1、具有异步清零功能； 2、计数器的个位和十位采用BCD码方式输出; EDA技术模拟试卷三 参考答案 一、（每小题2分） 1、可编程逻辑单元、可编程输入 /输出单元和可编程连线 2、NOTE （注意）、WARING （警告）、ERROR（错误）、FAIRLURE（失败） 3、常量、信号、变量 4、注释 5、行为描述、结构描述、寄存器描述 6、 7、 8、 VARIABLE DATA：INTEGER

25、； 信号CLK的下降沿 图形输入、文本输入、波形输入 3）、（2） 9、（1） 10、VHD 二、（每小题 4 分） 1 ENTITY F_ADDER IS PORT(AIN,BIN,CIN: IN STD_LOGIC; COUT,SUM: OUT STD_LOGIC); END F_ADDER; 2 ENTITY TR_BUF8 IS PORT(EN: IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ENT TR_BUF8; 三、 1 改为 : B:=A; EN

26、D IF;( 4 分) 2 改为: SIGNAL A,B,C:INTEGER; END ONE; (4 分) 四、l 功能为四选一数据选择器( 4 分)，画出图形( 4 分) 2 功能为八位寄存器（ 4 分），画出图形（ 4 分） 五、程序如下： ( 16 分) LIBRARY IEEE；E USE IEEE.STD_LOGIC_1164.ALL; ENTITY TI5 IS PORT(A,B,C,D: IN STD_LOGIC; Y: OUT STD_LOGIC); END TI5; ARCHITECTURE ART OF TI5 IS BEGIN Y Y Y Y Y Y Y Y Y Y Y

27、= 110111-1-9 ” End case; End process; End a1; 七、( 16 分) LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY CNT60 IS PORT(clk,reset : IN STD_LOGIC; enhour : OUT STD_LOGIC; daout: out std_logic_vector (6 downto 0); END entity CNT60; ARCHITECTURE fun OF CNT60 IS SIGNAL c

28、ount: STD_LOGIC_VECTOR( 6 downto 0); BEGIN daout = count; process ( clk,reset,sethour) begin if (reset=0) then count = 0000000; elsif (clk event and clk=1) then if (count(3 downto 0)=1001) then if (count 16#60#) then if (count=1011001) then enhour=1; count=0000000; ELSE count=count+7; end if; else c

29、ount=0000000; end if; elsif(count 16#60#) then count = count + 1; enhour=0 after 100 ns; else count=0000000; end if; end if; end process; END fun; EDA技术模拟试卷四 16%) 一、填空题（ 20%）： EDA的中文含义是指 VHDL的实体说明部分（ENTITY主要功能是描述 构成VHDL程序语句可分为语句和 VHDL中有三种基本的数据对象，分别是 、 在VHDL语句中，“-”符号表示 。 VHDL结构体的描述方式可分为 、等三种描述。 在 VHD

30、L 中 ， 把 “ DATA ” 定 义 为 信 号 ， 数 据 类 型 为 整 数 的 语 句 8、 9、 10、 11、 12、 13、 14、 在 VHDL 中，语句 CLK EVENT AND CLK 1 表示 MAX+ PLUS I啲设计输入通常有 10、VHDL程序文件的扩展名是 二、画出与下列实体描述对应的元件符号； 1、ENTITY BUF IS PORT(INPUT: IN STD_LOGIC; EN:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC); END BUF; 2、ENTITY MUX IS PORT(IN1,IN2,IN3,IN4:IN ST

31、D_LOGIC; SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0); DATA: OUT STD_LOGIC); EDN MUX; 三、判断下面程序中是否有错误，若有错误请改正； 1 、 SIGNAL A,EN:STD_LOGIC; PROCESS(A,EN) VARIABLE B:STD_LOGIC; BEGIN IF EN=1 THEN B=A; END ; END PROCESS; 15、 16、 。 8%） 8%) 。 语句。 o 等三种方法。 9、RCHITECTURE ONE OF SAMPLE IS VARIABLE A，B， C：INTEGER； BEGI

32、N C=A+B； END ; 四、根据给出程序画出图形符号并分析其功能（ 1、LIBRARY IEE；E USE IEEE.STD_LOGIC_1164.ALL ENTITY MUX IS P ORT(D0,D1,D2,D3,A0,A1:IN STD_LOGIC; Y:OUT STD_LOGIC); END MUX; ARCHITECTURE RTL OF MUX IS SIGNAL A:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN P ROCESS(A0,A1) BEGIN AYYYY=D3; END CASE; END P ROCESS; END RTL; 2、

33、LIBRARY IEE； USE IEEE.STD_LIGOC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY EXA3 IS PORT(CIN:IN STD_LOGIC; A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END EXA3; ARCHITECTURE RTL OF EXA3 IS SIGNAL NUMBER:STD_LOGIC_VECTOR(4 DOWNTO0); BEGIN NUMBER

34、=A+B+CIN; COUT=NUMBER(4); S 六、试用VHDL编写程序实现七段显示译码器。（数码管为共阴极）（16%） 七、试用VHDL编写程序实现二十四进计数器; （16%） g d EDA技术模拟试卷四 参考答案 一、（每小题2分） 1、电子设计自动化; 2、电路的外部接口 10、 顺序语句、并行语句 11、 常里、信号、变里 12、 注释 13、 行为描述、结构描述、寄存器描述; 14、 SIGNAL DATA INTEGER 15、 信号CLK的上升沿 9、文本输入、 图形输入、波形输入 10、VHD 二、（每小题 1 4 分） BUFINP INPUT OUTPUT EN MUX IN