2013通信电子电路及EDA技术B

1、桂林电子科技大学2013年硕士研究生入学考试复试试卷考试科目代码：311考试科目名称：通信电子电路及 EDA技术B请注意：答案必须写在答题纸上（写在试卷上无效）通信电子电路一、填空。（10分）1、LC并联谐振回路接上负载电阻后，回路Q值将变 ；理想串联 LC回路谐振时的总等效阻抗2、 从部分接入等效到全接入，电感的电感量将变，电容的电容量将变。3、 随着工作频率的提高，晶体三极管的电流放大能力将变；丙类高频功率放大器中晶体管的电流导通角越小，放大器的效率越 。4、 普通AM调制器是电路，它完成频谱的搬移。（填“线性” / “非线性”）5、 我国标准中，FM广播信号的最大频偏是KHz ，带宽是

2、KHz 。二、（10分）某三点式振荡器电路如图所示。1、画出振荡器的交流等效电路。Rc2、若振荡器的振荡频率 fo 20MHz，求电感L的值。&1100pF10pFRb2Re100pF三、（15分）某FM对讲机的高频发射电路框图如下图所示。已知间接调频器输出FM信号的中心频率f1 20MHz，最大频偏 仏 200Hz。若功率放大器输出 FM信号的中心频率 f? 450MHz，最大频偏 fm2 5KHz，且取 Nj N2 N。1、求倍频系数N的大小。2、求倍频器N2输入信号的频率f和最大频偏 fm。L的可能取值。3、若混频器由模拟相乘器和低通滤波器组成，求本地振荡器振荡频率共 7 页 第 1 页

3、请注意：答案必须写在答题纸上（写在试卷上无效） 。5k Q ,四、（15分）如图所示谐振回路，电容、电感的损耗忽略不计，电流源的振幅is 1mA ,内阻Ci C2 200pF，L 100叮，负载电阻Rl 20k Q ,回路工作在谐振状态。1、求回路的谐振频率 fo。2、求回路的有载品质因数 Ql。3、 求回路的通频带 B，以及负载电阻两端的电压振幅Uo。*TC1Rl+uois请注意：答案必须写在答题纸上（写在试卷上无效）EDA技术、选择题（每题1分，共10分）1.A、2.3.下面属于Verilog HDL线网型变量的是（）reg B 、integer C 、time D 、wire 下列不属于

4、常用贴片电阻封装的是（）0402 B 、0805 C 、1206 DVerilog HDL中的赋值语句有阻塞和非阻塞赋值语句,0903always块组合逻辑电路设计中一般采用（阻塞赋值4.）B、非阻塞赋值C、两种语句混合的单行注释符号是（）、/* D 、/D、两种语句都不用5.Verilog HDL% B、/ C常用的“ DIP8”封装，第一脚与第二脚之间的间距为2mm B、1.5mm C、100mil D、150mil6.7.8.如右图中“桂林电子科技大学”字样属于电路板（） toplayer B 、topoverlay C 、topsolder D 、 右图中正央芯片的封装为（）PLCC1

5、00 B TQFP100 C DIP100 D、SOL100 右图中正中央芯片的型号为“ EP1C3T100C8N其 “C8的含义为中A芯片中有8个LAB单元B、芯片中有8个IO配置模块 芯片数据总线宽度为8位9. 在进行PCB设计时，下面那个层定义了印制板的外围大小：A keepoutlayer B 、 multilayer C 、 topoverlay D 、 bottomlayer10. 当下载程序到FPGA中，是将数据写入到FPGA勺（）A SRAM B、EPROM C ROM D FLASH层C、芯片的门延迟为8nS D、二、填空题（每题1分，共10分）1. 多条块赋值语句一般以关键

6、词 begin开始，以关键词结束。2. 状态机按信号输出方式分，有米利型和 型两种。3. 阻塞赋值语句的操作符是，非阻塞赋值语句的操作符是。4. 对于“ a=b?d:c ”，若 b=1 b0,d=1 b1,c=1 b0，则 a=。5. Verilog HDL中对于边沿的描述，用关键词 posedge描述上升沿，以关键词 描述下降沿。6. 函数内部可以调用函数，函数的返回值有 个。7. Verilog语言以关键词定义常数。8. Verilog中1位逻辑变量的可能取值有0、1、和X。共 7 页 请注意：答案必须写在答题纸上（写在试卷上无效） 。9. Verilog中与非门的门级原语。10. Ver

7、ilog的连续赋值语句以关键词开始。三、阅读以下程序并回答问题(每空 1分共10分)1 .阅读程序填空(4分)module n egati on();reg 3: 0 rega, regb;reg 3: 0 bit1,bit2;reg log1,log2;in itial begi nrega = 4b1011;regb = 4b0000;endin itial fork#10 bit1 = rega;#20 bit2 = regb;#30 log1 = !rega;#40 log2 = !regb;#50 $fini sh;joi nen dmodule程序运行后 bit仁，bit2=, l

8、og1=, log2=2 .阅读程序填空(4分)module MULT4B(R,A,B);output7:0 R;in put4:1 A,B;reg 7:0 R;in teger i;always(A or B)beginR=0;for (i=1;i=4;i+)if(Bi) R=R+(A(i-1);end en dmodule若 A= 4b1011 , B= 4b1010 ,程序运行R=，第第1次循环后 R=，第2次循环后 R=，第3次循环后4次循环后 R=。请注意：答案必须写在答题纸上（写在试卷上无效）3 .阅读程序填空（2分）always （ posedge clock）beginreg1

9、= ini;reg3= reg1;end已知in 1=1 b1, reg1=1 bO, reg3=1 b1,则经过1个时钟上升沿后: reg仁 ,reg3= 。四、根据要求完成程序设计（20分）(5分)1. 已知一 4选1数字选择器门级电路图如下，根据要求完成程序设计。module mux4_to_1(y,d0, d1, d2, d3, s0, s1); ;/ 声明y为输出端口 ;/声明d0,d1,d2,d3 为输入端口in put s0, s1;wire y0,y1,y2,y3;assign y0=(s1 &s0&d0);assig n y仁;assig n y2=;assig n y3=(

10、);assign y=y0|y1|y2|y3 ;en dmodule2. 仔细阅读下列四进制加法计数器程序，完成填空。(5分)module fsm (Clock, Reset, A, F, G);in put Clock, Reset, A;output F,G;/ 声明F G为寄存器变量： 声明寄存器变量 stateparameter Idle = 2 b00, Start = 2 b01请注意：答案必须写在答题纸上（写在试卷上无效）Stop = 2 b10. Clear = 2 b11;always ()/ 在 Clock 上升沿if ( /Reset为低电平beginstate = Id

11、le; F=0; G=0;endelsecase()idle: begi nif (A) state = Start;G=0;end ：if (!A) state = Stop;Stop: begi nif (A) state = Clear;F = 1;endClear: beg inif (!A) state =Idle;F=0; G=1;end3. 根据状态转移图，仔细阅读下列程序，完成填空。(10分)module ztj (CLK, RST, SINPUT,COMOUT ); in put CLK, RST;in put 1:0 SINPUT;output 3:0COMOUT;reg

12、3:0 COMOUT;parameter S0=0, S1=1, S2=2, S3=3, S4=4; reg ：0 C_ST,NEXT_STATE;always(posedge CLK or n egedge RST) beginif (!RST) C_ST=S0;else C_ST=：共7 页第6 页请注意：答案必须写在答题纸上(写在试卷上无效)。endalways( C_ST or SINPUT)begincase(C_ST)S0: begi n COMOUT= ；if (SINPUT=)NEXT_STATE= ；else if(SINPUT= )NEXT_STATE= ；else NEXT_STATE=；endS1: begin COMOUT= ；if (SINPUT=)NEXT_STATE=S1;else NEXT_STATE=S2;endS2: begi n COMOUT= (11);if (SINPUT= =(12) NEXT_STATE= (13);else if(SINPUT= =(14) ) NEXT_STATE=