第5章习题答案

1、习题5 1、中央处理器有哪些基本功能？由哪些基本部件组成？ 2、什么是指令周期、CPU周期和时钟脉冲周期？三者有何关系？ 3、参见图5.1所示的数据通路。画出存数指令“STOI Rs，(Rd)”的指令周期流程图，其含义是将源寄存器Rs的内容传送至(Rd)为地址的主存单元中。 4、参见图5.13所示的数据通路。画出取数指令“LDA (Rs)，Rd”的指令周期流程图，其含义是将(Rs)为地址的主存单元的内容传送至目的寄存器Rd。标出相应的微操作控制信号序列。 5、参见图5.15所示的数据通路。画出加法指令“ADD Rd，(mem)”的指令周期流程图，其含义是将Rd中的数据与以mem为地址的主存单元

2、的内容相加，结果传送至目的寄存器Rd。 6、假设CPU结构如图5.56所示，其中有一个累加寄存器AC、一个状态条件寄存器和其它4个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。要求： (1)标明图中a、b、c、d这4个寄存器的名称； (2)简述指令从主存取出到产生控制信号的数据通路； (3)简述数据在运算器和主存之间进行存/取访问的数据通路。图5.56 CPU结构图 7、简述程序与微程序、指令与微指令的区别。 8、微命令有哪几种编码方法，它们是如何实现的？ 9、简述机器指令与微指令的关系。 10、某机的微指令格式中有10个独立的控制字段C0C9，每个控制字段有Ni个互斥控制信号，

3、Ni的值如下： 请回答： (1)如果这10个控制字段，采用编码表示法，需要多少控制位？ (2)如果采用完全水平型编码方式，需要多少控制位？ 11、假设微地址转移逻辑表达式如下： A4=P2ZFT4 A3=P1IR15T4 A2=P1IR14T4 A1=P1IR13T4 A0=P1IR12T4 其中A4A0为微地址寄存器的相应位，P1和P2为判别标志，ZF为零标志，IR15IR12为指令寄存器IR的相应位，T4为时钟脉冲信号。试说明上述逻辑表达式的含义，画出微地址转移逻辑图。 12、已知某机采用微程序控制方式，其控制存储器容量为51248位。微指令字长为48位，微程序可在整个控制存储器中实现转移

4、，可控制微程序转移的条件共4个（直接控制），微指令采用水平型格式，如图5.57所示。 图5.57 微指令格式 (1)微指令格式中的三个字段分别应为多少位？ (2)画出围绕这种微指令格式的微程序控制器逻辑框图。 13、从供选择的答案中，选出正确答案填入题中的横线上。 微指令分成水平型微指令和 A 两类。 B 可同时执行若干个微操作，所以执行指令的速度比 C 快。 在串行方式的微程序控制器中，取下一条微指令和执行本条微指令在时间上是 D 进行的，而微指令之间是 E 执行的。 实现机器指令功能的微程序一般是存放在 F 中的，而用户可写的存储器则由 G 组成。 供选择的答案如下： AC：微指令；微操作

5、；水平型微指令；垂直型微指令。 D，E：顺序；重叠。 F，G：随机存取存储器（RAM）；只读存储器（ROM）。 14、水平型微指令和垂直型微指令的含义是什么？它们各有什么特点？ 15、简述微程序控制器与硬连线控制器的相同点与差别，并分别说明两种操作控制器的一般组成。 16、什么叫并行性？粗粒度并行与细粒度并行有何区别？ 17、并行性有哪两重含义？实现并行处理技术主要有哪几种形式？ 18、造成流水线断流的因素主要有哪些？分别给出它们的解决方法。 19、从供选择的答案中，选出正确答案填入题中的横线上。 某机采用两级流水线组织，第一级为取指和译码，需要200ns完成操作；第二级为执行和写回，大部分指

6、令能在180ns内完成，但有两条指令需要360ns才能完成，在程序运行时，这类指令所占比例为5%10%。 根据上述情况，机器周期（即一级流水线时间）应选为 A 。两条执行周期长的指令采用 B 的方法解决。 供选择的答案如下： A：180ns；190ns；200ns；360ns。 B：机器周期选为360ns；用两个机器周期完成。 20、今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请问： (1)流水线的操作周期应设计为多少？ (2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推

7、迟多少时间进行？ (3)如果在硬件设计上加以改进，至少需推迟多少时间？ 21、判断以下三组指令中各存在哪种类型的数据相关。 (1) I1 LDA R1，A ；M(A)R1，M(A)是存储单元 I2 ADD R2，R1 ；(R2)+(R1)R2 (2) I3 STA R3，B ；R3M(B)，M(B)是存储单元 I4 SUB R3，R4 ；(R3)-(R4)R3 (3) I5 MUL R5，R6 ；(R5)(R6)R5 I6 ADD R5，R7 ；(R5)+(R7)R5 22、指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器（WB）五个过程段，共有12条指令连续输

8、入此流水线。 (1)画出流水处理的时空图，假设时钟周期为100ns； (2)求流水线的实际吞吐率（单位时间里执行完毕的指令数）； (3)求流水线的加速比； (4)求流水线的效率。 23、设有主频为16MHz的微处理器，平均每条指令的执行时间为2个机器周期，每个机器周期由2个时钟脉冲周期组成。问： (1)存储器为“0”等待，求出机器速度； (2)假如每两个机器周期中有一个是访存周期，需插入一个机器周期的等待时间，求机器速度。 （“0等待”表示存储器可在一个机器周期完成读/写操作，因此不需要插入等待时间） 24、从供选择的答案中，选出正确答案填入题中的横线上。 微机A和B是采用不同主频的CPU芯片

9、，片内逻辑电路完全相同。若A机的CPU主频为8MHz，B机为12MHz。则A机的CPU主振周期为 A s。如A机的平均指令执行速度为0.4MIPS，那么A机的平均指令周期为 B s，B机的平均指令执行速度为 C MIPS。 供选择的答案如下： AC：0.125；0.25；0.5；0.6；1.25；1.6；2.5。 25、(1)设某机主频为8MHz，每个机器周期平均含2个时钟周期，执行每条指令平均花2.5个机器周期，试问该机的平均指令执行速度为多少MIPS？ (2)若机器主频不变，但每个机器周期平均含4个时钟周期，执行每条指令平均花5个机器周期，则该机的平均指令执行速度又是多少MIPS？由此可得

10、出什么结论？ 26、提高单机系统指令级并行性的措施主要有哪些？参考答案习题5 1. 略 2. 略 3. STOI指令的指令周期流程图如附图5.1所示。附图5.1 STOI指令的指令周期流程图 4. LDA指令的指令周期流程图如附图5.2所示。附图5.2 LDA指令的指令周期流程图 5. ADD指令的指令周期流程图如附图5.3所示。附图5.3 ADD指令的指令周期流程图 6. (1)a：数据缓冲寄存器DR； b：指令寄存器IR； c：主存地址寄存器AR； d：程序计数器PC。 (2)MIR操作控制器。 (3)读主存储器：通过AR先置操作数地址，MDRALUAC； 写主存储器：通过AR先置操作数地

11、址，ACDRM。 7. 略 8. 略 9. 略 10. (1)如果这10个控制字段，采用编码表示法，需要31位控制位； (2)如果采用完全水平型编码方式，需要69位控制位。 11. 逻辑表达式的含义为：（1）在进行P1测试时，根据指令寄存器IR中的IR15IR12修改A3A0，进行16路分支；（2）在进行P2测试时，根据零标志ZF修改A4，进行2路分支：（3）所有的表达式均分别和T4相与，表示在T4内形成后继微指令的微地址。 微地址转移逻辑图如附图5.4所示，图中S4S0分别对应微地址寄存器A4A0的异步置“1”端，低电平有效。附图5.4 微地址转移逻辑图 12. (1)判别测试字段占4位，直

12、接微地址字段占9位，操作控制字段占35位。 (2)微程序控制器逻辑框图如附图5.5所示。附图5.5 微程序控制器逻辑框图 13. A：； B：； C：； D：； E：； F：； G：。 14. 略 15. 略 16. 略 17. 略 18. 略 19. A：； B：。 20. (1)流水线的操作周期应设计为100ns； (2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟130ns进行，如附图5.6所示。附图5.6 两条指令流水解释的时空图 (3)如果在硬件设计上加以改进，如采用相关专用通路（结果一旦生成即可使用），则勿需推迟第2条指令的读操作。 21. 在第(1)组指令中，存在RAW相关；第(2)组指令中，存在WAR相关；第(3)组指令中，存在RAW相关、WAR相关和WAW相关。 22. (1)画出流水线时空图如附图5.7所示。附图5.7 指令流水处理的时空图 (2)流水线的实际吞吐率为： TP=12/(1610010-9106)=7.5MIPS (3)流水线的加速比为： Sp=125100/(16100)=3.75 (4)流水线的效率为： =125100/(516100)=75% 23. (1)=4MIPS (2) 2.67MIPS 24. A：；