产品计数设计报告

1、产品计数设计报告时 间： 2012 年 10 月 12 日 2012 年 10 月 29 日目 录一、设计任务书二、设计框图及整体概述三、各单元电路的设计方案及原理说明四、结果分析五、体会和总结附录一、电路设计总图附录二、8位计数器显示仿真波形图 附录三、FPGA实验开发板EP2C5Q208C8芯片管脚锁定表 第 页一、设计任务书一、设计任务书设计一个8位数字计数显示器，测量范围为0000000099999999；应用QuartusII_8.0以自底向上层次化设计的方式设计电路原理图；应用FPGA实验开发板下载设计文件，实现电路的功能。2、 设计框图及整体概述1.设计框图2、 主要芯片及作用锁

2、相环：产生周期为1Hz时钟信号。74390：1个能实现2位的计数功能， 4个74390可以实现099999999的计数。 7448：是BCD7段译码器，用来显示测量结果。3、设计原理说明计数器可以用于计量产品个数，在计算计数领域应用很广。计数器的实质及原理就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管显示出来。100MHz时钟信号通过模块VHDL语言源程序变成1Hz的时钟信号，有了这这个电平信号，就可以用4片74390工作来计数0000000099999999，再用8个7448译码器显示测量结果。3、 各单元电路的设计方案及原理说明1. 时钟分频模块 时钟

3、分频原理图 原理：100MHz时钟信号通过模块VHDL语言源程序变成1Hz的时钟信号。2. 8位十进制计数模块 8位十进制计数原理图中小单元74390图中，74390连接成两个独立的十进制计数器，所以4个73390可完成实现8位十进制计数器的功能。待测频率信号clk通过一个与门进入74390的计数器1的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb = 1 时允许计数；enb = 0 时禁止计数。计数器1的4位输出q3、q2、q1和q0，由图左下角的OUTPUT输出端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第2个计数器的时钟输入端2CLKA。 第

4、2个计数器的4位计数输出是q7、q6、q5和q4。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出。总线输出信号是q7.0,clr是计数器的清零信号。第一个两位计数器的cout输出连接到下一个两位计数器的clk端以实现下一位的进位，如下图所示：3. 7段BCD数码译码模块原理：7448是共阴数码管，高电平驱动。LTN是测试灯。RBIN，BIN是消影，低电平有效所以都接高电平。显示器是要用8个共阴数码管来显示的。计数器的q7.0分别接到两个7448的A,B,C,D输入端，把第一个7448译码器的RBON连接到下个数码管的RBIN,以实现进位显

5、示。7448总输出数据总线为q55.0。如下图所示：数码管译码原理图各个模块分别编译成功后，保存在一个文件夹。编译成功后，将原理图中各个引脚与FPGA实验开发板EP2C5Q208C8芯片管脚锁定表中相符编写好，再编译一次成功后下载到实验开发板进行测试。 测试时选择不同的频率，使数码管从0000000099999999显示。如果数码管显示位置与显示器位置不同，则问题可能是各模块之间连接出错，或芯片管教编错。若显示器显示都为零，则可能是时钟分频模块或时序模块出错，或是某处引脚没编号。五、体会和总结 从开学到现在上的VHDL与数字系统课程设计课，让我学会了很多，使我更加了解了QuartusII_8.

6、0软件的功能及使用方法，同时也加深了自己对VHDL与数字系统设计专业知识方面的认识。 在上课时，杨老师跟我们布置这个作业，要我们设计一个8位产品计数显示器，我听了以后觉得很难，感觉无从下手。后来根据杨老师在课堂上给我们的提示，先画一个设计草图，考虑好用那些芯片，再分别用QuartusII_8.0软件以自底向上层次化设计的方式设计电路的每个模块，各模块编译仿真成功后，再把每个模块连接起来，画出电路总原理图。我经过反复的检查修改，终于把具有8位计数显示功能设计好了，感觉很不容易。通过这3周的完成设计时间，我认识到要设计一种东西，不仅需要掌握一定的知识，耐心和细心也是必不可少的。这次课程设计，同时也加强了我们动手、思考和解决问题的能力。附录一：电路设计总图附录二、8位计数显示仿真波形图图中q是16进制，由于元件库中没有LED,设计图没有连接LED所以不能直接显示下面的数字。截图部分连接L