长春工业大学工程训练课程教案

1、长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时 间30分地 点工程训练中心320室讲 授 内 容一、教学目的及要求 1、了解EDA基本常识2、掌握EDA技术常用语3、了解VHDL语言的历史和现状二、教学重点：1、EDA的含义2、ASIC特点3、CPLD特点4、FPGA特点5、VHDL简介三、教学难点：1、理解EDA的具体含义2、CPLD和FPGA的主要区别四、教学内容：长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时 间30分地 点工程训练中心320室讲 授 内 容前言电工电子实习，主要目的是锻炼大家在比较短的时间内掌握新知识、新技能的能力。对于电、近电专

2、业与非电专业、理工科与近文科的同学，起点基本上是一致的，区别仅在于今后的工作中接触这类知识机会的多少。对于非电专业，尤其是近文科专业的同学来说，电工电子实习是大家开阔视野、丰富阅历、增强创新意识的良机。在电工电子实习过程中，实习指导教师仅仅系统地讲授一些涉及到的知识，是否能取得良好成绩，基本上取决于各位同学自身综合素质的体现。只要同学们勤奋、认真地进行练习，在注意安全、遵守操作规程的前提下大胆实践，相信每位同学都将获得满意的成绩。概述一、什么是EDAEDA（Electronic Design Automation），直译为电子设计自动化，是指利用计算机完成电子系统的设计。EDA技术是以计算机和

3、微电子技术为先导，汇集了计算机图形学、拓扑、逻辑学、微电子工艺与结构以及计算数学等多种计算机应用学科最新成果的先进技术。EDA技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。设计人员只需要完成对系统功能的描述，就可以由计算机软件进行处理，得到设计结果，而且修改设计如同修改软件一样方便，可以极大地提高设计效率。二、ASIC、CPLD、FPGA简介1. ASIC简介ASIC（Application Specific Integrated Circuit 特定用途集成电路）是专门为某一应用领域或某一专门用户需要而设计制造的LSI（大规模集成电路）或VLSI（超大规模集成电

4、路），具有体积小、重量轻、功耗低、高性能、高可靠性和高保密性等优点。ASIC分为模拟和数字两类。数字ASIC又包括全定制（Full custom design approach，即根据需要专门制造的）ASIC和半定制（Semi-custom design approach，即在芯片上制作好一些具有通用性的单元元件和元件组的半成品硬件，用户使用时可进一步改动，从而实现用户希望得到的设计功能）ASIC。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述时 间30分地 点工程训练中心320室讲 授 内 容全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低

5、下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash存储单元和其他模块，这样的ASIC常被称为SoC(片上系统)。2. CPLD简介CPLD（Complex Programmable Lo

6、gic Device，即复杂可编程逻辑器件），是20世纪80年代末Lattice公司提出了在线可编程（ISP，In System Programmability）技术以后，于20世纪90年代初出现的，是EPLD的改进型器件。具有体积小、容量大、I/O口线丰富、易于编程和加密，还具有支持ISP技术的特点。CPLD是从PAL和GAL器件发展出来的器件，规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的

7、数字系统。CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。3. FPGA简介FPGA（Field Programmable Gate Array，即现场可编程门阵列器件），是 Xilinx公司1958年首家推出的，是一种新型的高密度PLD，采用CMOS-SRAM工艺制作。FPGA是ASIC的近亲，一般通过原理图、

8、VHDL对数字系统建模，运用EDA软件长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述 时 间30分地 点工程训练中心320室讲 授 内 容仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与ASIC的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。在目前的电子设计中，常使用硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，烧录至 FPGA 上进行测试。当测试完成后，再制作ASIC。4. CPLD和FPGA的区别CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构，这个

9、结构由一个或者多个可编辑的结构之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结构是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。5. VHDL简介VHDL的英文全名是Very-High-

10、Speed Integrated Circuit HardwareDescription Lan-guage,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，

11、（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，新的世纪中，长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA概述 时 间30分地 点工程训练中心320室讲 授 内 容VHDL与Verilog语言将承担起大部分的数字系统设计任务。 VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块

12、或一个系统）分成外部（或称可视部分，及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时 间90分地 点工程训练中心320室讲 授 内 容一、教学目的及要求 1、了解EDA软件的基本组成2、掌握EDA软件的基本操作3、掌握EDA设计的基本流程4、了解波形仿真的基本操作5、了解时序分析的基本操作二、教学重点：1、EDA软件基本组成2、EDA软件基本操作3、EDA

13、设计的基本流程三、教学难点：1、EDA软件的操作2、EDA设计的基本流程3、波形仿真基本操作4、时序分析基本操作四、教学内容：长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门时 间90分地 点工程训练中心320室讲 授 内 容Max+Plus II软件是本次实习需要重点掌握的软件，希望大家能认真学习、勤加练习。1. 建立工作文件夹1.1 在电脑“桌面”上双击“我的电脑”图标，打开“我的电脑”。1.2 双击“E”盘，打开“E盘”。1.3 单击鼠标右键，选择“新建新建文件夹”，并对其命名（文件夹名字必须是英文或由英文、数字、下划线组成的）。2. 打开Max+Plus II软件并

14、建立当前文件2.1 鼠标左键双击Max+Plus II图标，打开该软件。2.2 执行File New，打开文件建立对话框。2.3 选择希望使用的编辑器（原理图、符号、文本、波形图），建立新文件。3. 输入设计内容（绘制图形、编写程序代码）4. 保存设计文件4.1 执行FileSave（或Saveas），打开文件保存对话框。4.2 选择文件保存路径（E盘下自己新建的工作文件夹）。存盘位置错误，将导致“DO NOT OPEN VHDL WORK”的错误。4.3 选择文件保存类型（原理图为GDF、VHDL程序为VHD）。 类型选择错误，将导致“Error：Line1，syntex error”的语法

15、错误。4.4 输入文件名称（原理图任意起名，但必须是英文或英文及数字组成的；VHDL程序的名字必须和程序中entity后面的名字一致）。 VHDL文件名称错误，将导致“Error：Line1，VHDL Design File must contain an entity of the same name”。4.5 点击“OK”，完成保存操作。5. 将设计文件设置为当前项目执行File Project set project to current file，实现项目的设置。6. 侦错并修改长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门 时 间90分地 点工程训练中心320室

16、讲 授 内 容执行File Project Save & Check，实现设计侦错；若有错误则进行修改；若有警告，视硬件现象的情况再决定是否修改。7. 选择编程器件7.1 执行Assign Device，打开器件选择对话框；7.2 将对话框中所有的“”符号去掉；7.3 在Family选项中选择FLEX10K；7.4 在Device选项中选择EPF10K10LC84-4;7.5 点击“OK”，完成器件选择。8. 编译（执行File Project Save & Compile，实现编译）。9. 波形仿真9.1 建立波形文件。9.2 设置仿真参数并存盘。9.3 执行仿真（Max+Plus II s

17、imulator Start）。10. 时序分析10.1 延时分析。10.2 建立、保持分析。10.3 工作频率分析。（第9、10步不做要求）11. 配置引脚11.1 Max+Plus II FloorPlan Editor。如果出现EAB视图，可以在灰色部分双击鼠标左键返回Device视图。11.2 将设计中出现的I/O引脚放置到FPGA的数字端口上。如果在未放置的IO引脚没有出现在未放置IO引脚对话框中，在屏幕左侧点击第四项。11.3 重复第8步操作。12. 器件编程长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA软件入门 时 间90分地 点工程训练中心320室讲 授 内 容1

18、2.1 选择编程对话框，并保留在视线的最前端。执行Max+Plus II Programmer，打开编程对话框12.2 选择编程端口。执行Options Hardware Setup 选择ByteBlaster（MV）端口 “OK”返回12.3 选择编程文件。执行File Select Programming File 选中和项目名称一致的SOF文件 “OK”返回12.4 执行编程操作。12.4.1 检查实验箱电源是否打开。12.4.2 检查数据线是否连接妥当。12.4.3 检查芯片选择开关是否在CPLD一侧。12.4.4 以上均正常，点击“Configure”，完成编程操作。长春工业大学工程

19、训练课程教案教师姓名赵世彧实训项目名称EDA实验硬件简介时 间60分地 点工程训练中心320室讲 授 内 容一、教学目的及要求 1、了解EDA实验硬件的基本组成2、掌握FPGA适配器的结构及其检测、使用3、掌握基本显示部件基本结构及其原理、检测、使用4、掌握数字时钟源基本结构及其原理、检测、使用二、教学重点：1、EDA实验硬件基本组成2、FPGA适配器结构及其检测、使用3、基本显示部件基本结构及其原理、检测、使用4、数字时钟源基本结构及其原理、检测、使用三、教学难点：1、FPGA的检测及使用2、LED的检测及使用3、八段数码管的检测及使用4、数字时钟源的检测及使用5、拨动开关的检测及使用四、教

20、学内容：长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA实验硬件简介时 间60分地 点工程训练中心320室讲 授 内 容EL教学实验箱是北京理工达盛科技有限公司推出的一款综合性实验设备，作为EDA设计实习，我们仅使用其中一部分功能，具体内容如下：一、FPGA适配器 1. FPGA芯片型号（P84第一自然段） 实习中使用的是Altera公司生产的FLEX10K系列的，具体型号是EPF10K10LC84-4。注意，在芯片选择过程中，一个数字、一个字母以及它们的顺序都不能错，错了就不是这一款新片了。 2. FPGA的外接口（P84第二自然段） 在FPGA适配器电路板上引出了FPGA芯片的

21、所有引脚，在电路板左上角是四个特殊功能引脚，分别是：第1引脚（CLK0，全局时钟信号输入）、第43引脚（CLK1，全局时钟信号输入）、第3引脚（CLRN，全局清零信号输入，恢复到零时刻的状态）、第83引脚（OE，全局使能信号输入）。 3. FPGA的数据下载 FPGA常采用JTAG接口形式实现数据的下载。在实验过程中，JTAG数据线一端连接在PC的打印机（并行）接口上，一端连接在实验箱的数字JTAG接口上，同学们的设计文件所形成的数据通过这条数据线传递给FPGA芯片，在FPGA芯片的I/O接口上就体现出设计的功能。 4. FPGA的引脚配置 FPGA引脚的配置并没有严格的条条框框，需要指出的是

22、，不要将输出类型或双向类型的I/O接口配置到input类型的IO上即可。二、LED指示灯 LED，即发光二极管，是一种常见的指示部件，常用来指示电路的工作状态，有时也会用来进行二进制编码指示。 LED的使用相对比较简单，只需要向其外接口输入高电平（或二进制数码1）即可点亮，输入低电平（或二进制数码0）即可熄灭。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA实验硬件简介时 间60分地 点工程训练中心320室讲 授 内 容三、八段数码管 八段数码管，在不包含小数点的情况下也称为七段数码管或8字数码管，是目前常见的字符型显示部件。 1. 八段数码管的输入端口 八段数码管的输入端包括字段

23、输入端和位（片）选输入端。 字段输入端，用于控制数码管显示的字符内容，即显示码的输入端口。一般情况下，显示码的编码顺序是：dp、g、f、e、d、c、b、a。 位（片）选输入端，用于控制数码管显示的位置，即显示位置控制的输入端口。一般情况下，位（片）选的编码顺序是：sel2、sel1、sel0。 2. 八段数码管的工作过程（并行、动态工作方式，就控制器方面而言）发送位（片）选信号，选中某一位（片）进行显示。 发送字段信号，显示位置上的相应字符。 如需另外一位显示，则重复前两步。 如需多位“同时”显示，则提高每两位间的切换速度，并保证送入相应的字段信息。 3. 八段数码管的检测 将数码管的输入端依

24、次连接到拨动开关上。 将字段输入端连接的拨动开关推到高电平一侧，点亮某一位的所有字段，显示“8.”。 将位（片）选输入端连接的拨动开关按照8421码的编码方式拨动，使每一位都显示“8.”。四、拨动开关 拨动开关，也称为拨段开关，是一种常见的开关。由于我们所使用的实验系统电路连接的特点，这些拨动开关提供的高低电平还可认为是二进制代码，因此也称为拨码开关，推到上面是高电平（数码1），推到下面是低电平（数码0）。 通常情况下，拨动开关作为设计系统的输入控制，如系统启停（或称使能）控制、系统复位控制等。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称EDA实验硬件简介 时 间60分地 点工程训练

25、中心320室讲 授 内 容五、数字时钟源 时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。时钟信号是指有固定周期并与运行无关的信号量，时钟频率（clock frequency,CF）是时钟周期的倒数。时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。同步是时钟控制系统中的主要制约条件。同步是指在有效信号沿发生时刻，希望写入单元的数据也有效。 1. 数字时钟源的结构 实验系统数字时钟源由有源晶振、分频芯片、调整跳线、输出孔组

26、成。 2. 各输出相关跳线 CLK5：JP1、JP2、JP3、JP4、JP5、JP6 CLK4：JP1、JP2、JP3、JP4、JP11 CLK3：JP1、JP2、JP3、JP10 CLK2：JP1、JP2、JP9 CLK1：JP1、JP8 CLK0：JP1 3. 输出频率的调整 可通过调整相关跳线的位置来调整数字时钟的输出频率，跳线帽的位置越向上输出频率越高，越向下越低。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL语法入门时 间90分地 点工程训练中心320室讲 授 内 容一、教学目的及要求 1、掌握VHDL程序基本结构2、掌握VHDL基本语法3、掌握VHDL常用算法及分析

27、4、基本掌握VHDL程序设计二、教学重点：1、VHDL程序基本结构2、VHDL基本语法3、VHDL常用算法三、教学难点：1、VHDL常用算法2、VHDL程序设计四、教学内容：长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL语法入门 时 间90分地 点工程训练中心320室讲 授 内 容一、基本结构1. 程序包声明“Library”和“Use”语句如 Libraryieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;2. 实体声明“Entity”和“Port”语句如 Entity 实体名isPort();e

28、ndentity;端口声明是实体声明中最主要的部分。常用的端口类型有“in”、“out”、“buffer”、“inout”。3. 结构体“Architecture”语句如 Architecture 结构体名 of 实体名 is 信号声明Begin 描述语句end结构体名;二、数据对象及数据类型 1. 数据对象数据对象是数据类型的载体。数据对象共有3种形式：常量（Constant）、变量（Variable）和信号（Signal）。常数。常数是一个固定值，常数声明就是对某一常数名赋予一个固定的值，通常赋值在程序开始前进行。长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL语法入门 时

29、间90分地 点工程训练中心320室讲 授 内 容变量。变量只能在进程、函数语句和过程语句结构中声明并使用，是一个局部量。变量的赋值是立即生效的，且在赋值时不能产生附加延时。信号。信号是电子电路内部硬件连接的抽象。它除了没有数据流动方向说明以外，其它性质几乎和端口概念一致。信号是一个全局量，通常在结构体、包集合和实体中声明并使用。 2. 数据类型常用的数据类型： 布尔（BOOLEAN）数据类型一个布尔量具有两种状态，“真”（TRUE）、“假”（FALSE）。布尔量是二值枚举量，但没有数值的含义，不能进行算术运算，只能进行关系运算，如与、或、非等。一个布尔量常用来表示数据对象的状态或总线上的情况。

30、通常情况下，布尔型数据对象的初始值为FALSE。 位（BIT）数据类型位数据量是枚举量，取值只能是1或0。位数据类型的数据对象可以参与逻辑运算，运算结果仍是位的数据类型。 位矢量（BIT_VECTOR）数据类型位矢量是一组BIT类型的数组，在赋值时采用双引号括起来。 标准逻辑位STD_LOGIC数据类型STD_LOGIC是BIT数据类型的扩展，共定义了九种：u(初始值)、X（不定）、0（强0）、1（强1）、Z（高阻）、w（弱不定）、l（弱0）、h（弱1）、-（不可能）。标准逻辑位数据类型反映硬件中真实存在的状态。 标准逻辑位矢量STD_LOGIC_VECTOR数据类型STD_LOGIC_VEC

31、TOR是一组STD_LOGIC类型的数组，在赋值时采用双引号括起来。 INTEGER（整型数据） 整数与数学中整数的定义相同。在使用时，VHDL综合器要求用RANGE子句为所定义的数限定范围，然后根据所限定的范围来决定表示数据对象的二进制数的位数，VHDL综合长春工业大学工程训练课程教案教师姓名赵世彧实训项目名称VHDL语法入门 时 间90分地 点工程训练中心320室讲 授 内 容器无法综合未限定范围的整数类型的数据对象。3. VHDL表达式表达式通过将一个操作符应用于一个或多个操作数来完成算术或逻辑计算。操作数即操作符进行运算时所需的数据，操作数将其值传递给操作符来进行运算。操作数有很多种，最简单的操作数可以是一个数字，或者一个标志符，其本身也可以是一个表达式，通过圆括号将表达式扩起来从而建立一个表达式