微机原理与接口技术.ppt

第6章存储器,6.1半导体存储器的性能特点和分类6.2随机存取存储器6.3只读存储器6.4半导体存储器接口技术6.5高速缓冲存储器6.6虚拟存储器,6.1半导体存储器的性能特点和分类,6.1.1.半导体存储器的分类6.1.2半导体存储器的主要性能指标6.1.3半导体存储芯片的组成,6.1.1.半导体存储器的分类,按制造工艺分类按存取方式分类,1按制造工艺分类,（1）双极（Bipolar）型由TTL（Transistor-TransistorLogic）晶体管逻辑电路构成。存储器工作速度快，与CPU处在同一量级集成度低、功耗大、价格偏高（2）金属氧化物半导体型（MOS型）用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM、E2PROM、FlashMemory等。集成度高、功耗低、价格便宜速度较双极型器件慢,2按存取方式分类,说明,（1）随机存取存储器RAM信息可以随时写入或读出关闭电源后所存信息将全部丢失静态RAM采用双稳电路存储信息，而动态RAM是以电容上的电荷存储信息。静态RAM速度更快，而动态RAM的集成度更高、功耗和价格更低，动态RAM必须定时刷新。（2）只读存储器ROMROM是一种在工作过程中只能读不能写的非易失性存储器掉电后所存信息不会丢失,6.1.2半导体存储器的主要性能指标,存储容量存取速度功耗可靠性性能/价格比,主要性能指标,存储容量：存储器所能记忆信息的多少即存储器所包含记忆单元的总位数称为存储容量。存取速度从CPU给出有效的存储地址到存储器给出有效数据所需的时间功耗功耗反映了存储器耗电的多少，同时也相应地反映了发热程度（温度会限制集成度的提高）。可靠性以平均无故障时间（MTBF）来衡量。平均无故障时间可以理解为两次故障之间的平均时间间隔。性能/价格比衡量存储器的经济性能，它是存储容量、存取速度、可靠性、价格等的一个综合指标,6.1.3半导体存储芯片的组成,存储体地址译码器控制逻辑电路数据缓冲器,半导体存储芯片的组成,1存储体存储芯片的主体，它由若干个存储单元组成。一个存储单元为一个字节，存放8位二进制信息。每个存储单元有一个地址（称为存储单元地址）存储体总是按照二维矩阵的形式来排列存储元电路。体内基本存储元的排列结构通常有两种。一种是“多字一位”结构（简称位结构），其容量表示成N字1位。例如，1K1位，4K1位。另一种排列是“多字多位”结构（简称字结构），其容量表示为：N字4位/字或N字8位/字。如静态RAM的6116为2K8，6264为8K8等。2地址译码器接收来自CPU的N位地址，经译码后产生2n个地址选择信号3控制逻辑电路接收片选信号及来自CPU的读/写控制信号，形成芯片内部控制信号4数据缓冲器用于暂时存放来自CPU的写入数据或从存储体内读出的数据。,存储芯片组成示意图,6.2随机存取存储器,6.2.1静态RAM6.2.2动态RAM6.2.3PC机内存条,6.2.1静态RAM,SRAM的基本存储电路SRAM的读写过程典型SRAM芯片,T3、T4是负载管，T1、T2为工作管，T5、T6、T7、T8是控制管。该电路有两种稳定状态：T1截止，T2导通为状态“1”；T2截止，T1导通为状态“0”。,1SRAM的基本存储电路,2SRAM的读写过程,3典型SRAM芯片,常用的SRAM芯片有2114（1K4）、2142（1K4）、6116（2K8）、6232（4K8）、6264（8K8）、和62256（32K8）等。,表6-1Intel2114芯片引脚功能说明,2114SRAM结构框图及引脚,6.2.2动态RAM,DRAM的基本存储电路DRAM的特点典型DRAM芯片,T2为一列基本存储单元电路上共有的控制管。,电容C有电荷表示“1”，无电荷表示“0”。若地址经译码后选中行选线X及列选线Y，则T1、T2同时导通，可对该单元进行读/写操作。,1DRAM的基本存储电路,2DRAM的特点,（1）DRAM芯片的结构特点DRAM与SRAM一样，都是由许多基本存储元电路按行、列排列组成二维存储矩阵DRAM芯片都设计成位结构形式，即每个存储单元只有一位数据位，一个芯片上含有若干字。如4K1位，8K1位，16K1位，64K1位或256K1位等DRAM芯片集成度高，存储容量大，因而要求地址线引脚数量多DRAM芯片常将地址输入信号分成两组，采用两路复用锁存方式，即分两次把地址送入芯片内部锁存起来，以减少引脚数量。（2）DRAM的刷新刷新就是不断地每隔一定时间（一般每隔2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变对DRAM的刷新是按行进行的，每刷新一次的时间称为刷新周期。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍所用的时间间隔称为最大的刷新时间间隔，一般为2ms。,表6-2Intel2116的引脚名,3典型DRAM芯片,DRAM芯片常用的有Intel2116（16K1位）、2118、2164等。（1）芯片的引脚,（2）Intel2116内部结构,6.2.3PC机内存条,FPMDRAMEDODRAMSDRAMDDRDRDRAM,PC机内存条,1FPMDRAM（FastPageModeDRAM，快速页面模式内存）把连续的内存块以页的形式来处理。即CPU所要读取的数据是在相同的页面内时，CPU只要送出一个行地址信号。2EDODRAM（ExtendedDataOutDRAM,扩展数据输出内存）和FPM的基本制造技术相同，在缓冲电路上有所差别，在本周期的数据传送尚未完成时，可进行下一周期的传送。3SDRAM（SynchronousBurstDRAM,同步突发内存）采用了多体存储器结构和突发模式，为双存储体结构，也就是有两个存储阵列，一个被CPU读取数据时，另一个已经做好被读取的准备，两者相互自动切换。4DDR（DoubleDataRate,双倍数据速率）SDRAM传统的SDRAM内存只在时钟周期的上升沿传输指令、地址和数据，而DDRSDRAM内存的数据线有特殊的电路，可以让它在时钟的上下沿都传输数据。5DRDRAMDRDRAM的接口工作频率为400MHz，由于它能在时钟信号的上升沿和下降沿各传输一次数据，因此数据传输的频率实际上为800MHz，其峰值传输速率可以达到1.6GB/s。,6.3只读存储器,6.3.1EPROM6.3.2E2PROM6.3.3快速擦写存储器,6.3.1EPROM,基本存储电路和工作原理编程和擦除过程典型的EPROM芯片介绍,图6-8EPROM的基本存储电路和FAMOS结构,1基本存储电路和工作原理,2编程和擦除过程,EPROM是一种可由用户进行编程并可用紫外光擦除的只读存储器。EPROM的编程过程实际上就是对某些单元写入“0”的过程。采用的办法是：在管子的漏极加一个高电压，使漏区附近的PN结雪崩击穿，在短时间内形成一个大电流，一部分热电子获得能量后将穿过绝缘层，注入浮置栅。擦除的原理与编程相反，通过向浮置栅上的电子注入能量，使得它们逃逸。,3典型的EPROM芯片介绍,目前典型的EPROM芯片有Intel2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。前两种采用24引脚封装，后几种采用28引脚封装。它们皆为双列直插式芯片。,（1）芯片特性,Intel2716芯片的16K位基本存储电路排列成128128的阵列，它们被分成8个16128的矩阵，每个16128的矩阵代表2K字节中的某一位。芯片内部采用双译码方式，11条地址线中7条用于X译码，产生128条行选择线；4条用于Y译码，产生16条列选择线。当某个单元被选中的，同时产生8位输出数据。,（2）工作方式,表6-4Intel2716芯片工作方式的选择,6.3.2E2PROM,芯片特性工作方式,E2PROM的典型芯片有2K8的Intel2816/2817、2816A/2817A和8K8的2864A。2816A/2817A,1芯片特性（8K8的2864A）,R/,2工作方式,6.3.3快速擦写存储器,闪存的特点闪存的应用,快速擦写存储器（FlashMemory）也称为闪速存储器从原理上看，FLASHMemory属于ROM型存储器，但是它可以随时改写信息；从功能上看，它又相当于RAM。,1闪存的特点,（1）按区块（Sector）或页面（Page）组织可进行整个芯片的擦除和编程操作外，还可以进行字节、区块或页面的擦除和编程操作（2）可进行快速页面写入CPU可以将页数据按芯片存取速度（一般为几十到200ns）写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页面，大大加快了编程速度。（3）内部编程控制逻辑当编程写入时，由内部逻辑控制操作，CPU可做其他工作。CPU可以通过读出验证或状态查询获知编程是否结束，从而提高了CPU的效率。（4）在线系统编程能力擦除和写入都无需把芯片取下（5）软件和硬件保护能力可以防止有用数据被破坏,2闪存的应用,目前闪存主要用来构成存储卡，以代替软磁盘。已大量用于便携式计算机、数码相机、MP3播放器等设备中。,6.4半导体存储器接口技术,6.4.1存储器与CPU接口的一般问题6.4.2存储器与地址总线的连接6.4.3存储器与控制总线、数据总线的连接6.4.4存储器接口举例,6.4.1存储器与CPU接口的一般问题,CPU总线的负载能力存储器与CPU之间的时序配合存储芯片的选用和地址分配,1CPU总线的负载能力,通常CPU总线的负载能力是一个TTL器件或20个MOS器件。一般小型系统中，CPU可直接与存储器芯片相连。而在较大系统中，当总线负载数超过限定时应当加接驱动器。地址线、控制线时是单向的，故采用单向驱动器，如74LS244，Intel8282等，而数据线是双向传动的，故采用双向驱动器，如74LS245、Intel8286/8287等。,2存储器与CPU之间的时序配合,选用存储芯片时，必须考虑它的存取速度和CPU速度的匹配问题，即时序配合。为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CPU发出“等待申请”信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。,3存储芯片的选用和地址分配,存储芯片类型和芯片型号的选择因素存放对象存储容量存取速度结构价格。,6.4.2存储器与地址总线的连接,存储器与地址总线的连接，本质上就是在地址分配的基础上实现地址译码，保证CPU能对存储器中所有单元正确寻址。它包括两方面内容：一是高位地址线译码，用以选择存储芯片；二是低位地址线连接，用以通过片内地址译码器选择存储单元。全译码法部分译码法线选法,1全译码法,全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。,例6-1,设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。,2部分译码法,部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。,例6-2,CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。,3线选法,线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。每根高位地址线接一块芯片，用低位地址线实现片内寻址。线选法的优点是结构简单，缺点是地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。,例6-3,假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。,6.4.3存储器与控制总线、数据总线的连接,存储器与控制总线的连接存储器与数据总线的连接,1存储器与控制总线的连接,与控制总线有关的外部接口信号线有：读写控制线，用于决定操作类型；行选通、列选通信号线（仅对DRAM芯片），用于控制DRAM的行、列地址线输入和动态刷新。对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片，只需将存储芯片的读/写控制端直接连到CPU总线或系统总线的相应功能端即可。如果存储芯片的工作速度比较慢，以至于不能在CPU的读写周期内完成读数、写数操作，那么CPU就需要在正常的读写周期之外再插入一个或几个等待周期，以实现读写时序的匹配与操作的同步。至于DRAM芯片（IRAM除外）的读写控制线和行、列选通信号线，它们和地址线一起，均需由CPU总线或系统总线通过一个接口逻辑来提供。,2存储器与数据总线的连接,在微机中，无论字长是多少，一般每个存储模块（8位机为单存储模块，16位机为双模块，32位机为4模块）都是以一个字节为基本单位来划分存储单元的，即每8位为一个存储单元，对应一个存储地址。当用这些存储字长不是8位的芯片构成内存时，必须用多片合在一起并行构成具有8位字长的存储单元。而在用多片构成存储单元时，它们的地址线、控制线完全是并联在一起的，数据线则分别接在数据总线的不同位线上。当内存系统的存储器芯片数较多时，基于对总线负载能力的考虑，在数据总线与存储器数据线之间应采用双向驱动器。,6.4.4存储器接口举例,例6-4例6-5,例6-4,用2716EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0A15，数据线为D0D7，“允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图。,例6-5,某8位微机有地址总线16根，双向数据总线8根，控制总线中与主存相关的有“允许访存”信号MREQ（低电平有效）和读/写控制信号R/W（高电平读、低电平写）。试用SRAM芯片2114为该机设计一个8KB的存储器并画出连接框图。,6.5高速缓冲存储器,6.5.1CACHE系统基本结构与原理6.5.2地址映像方式6.5.3替换算法6.5.4CACHE的读写过程,6.5.1Cache系统基本结构与原理,用一些高速的静态RAM组成小容量的存储器，称作高速缓冲存储器Cache。CPU访问存储器时送出访问主存单元的地址，由地址总线传送到Cache控制器中的主存地址寄存器MA，主存Cache地址变换机构从MA获取地址并判断该单元内容是否已经在Cache中，即判别是否命中。当命中时，则将访问地址变换成在Cache中的地址，然后访问Cache。若地址变换机构判别所要访问的单元不在Cache中，则CPU转去访问主存，并将包含该存储单元的一页信息装入Cache。若Cache已被装满，则需要在替换控制部件的控制下，用新页替换Cache原来的某页信息，采用的替换算法体现在替换控制部件中，由硬件逻辑完成,6.5.2地址映像方式,为了把信息装入Cache中，必须应用某种函数把主存地址映像到Cache中定位，称作地址映像。当信息按这种映像关系装入Cache后，执行程序时，应将主存地址变换为Cache地址，这个变换过程成为地址变换。Cache容量小，而主存容量大，故Cache中的一页要与主存中的若干页相对应，即若干个主存地址将映像同一个Cache地址。全相联映像方式直接映像方式级相联映像方式,1全相联映像方式,从主存中将信息调入Cache通常是以“页”为单位进行的。该方式允许主存中的每一个页面映像到Cache中的任何一个页面位置上，也允许采用某种置换算法从已占满的Cache中替换出任何一个旧页面。在这种地址空间随意安排的条件下，为了使之能对高速缓存准确寻址，必须将调入页的页地址编码全部存入地址变换机构中。该方式查找十分费时，对变换机构工作速度要求很快而使成本过高，故该方法实用较困难。,例,假定缓冲存储器共32KB，分为128页，每页256个字节。主存地址为24位，寻址空间为16MB，也按256个字节为一页，共216页。当CPU送出24位地址寻址时，低8位页内地址直接送Cache，高16位地址作为页号编码送到地址变换机构与调入页的各编码相比较。若比较发现有一致的编码，即命中，则变换机构将送出一个7位页地址指明这一页属于Cache中128页中的哪一页。由7位页地址与8位页内地址合成一个15位地址，选中32KBCache的某一存储单元进行访问。显然，该地址变换机构中应有128个页号编码，且每个页号为16位长。,2直接映像方式,该方法将Cache的全部存储单元划分成固定的页，主存先划分成段，段中再划分成与缓存中相同的页。规定缓存中各页只接收主存中相同页号内容的副本，即不同段中页号相同的内容只有一个能复制到缓存中去。这种映像的限制使对高速缓存的寻址变得相当简单，在地址变换机构中只要存入地址的段号即可。该方法不够灵活，因为主存中多个段的同一页面只能对应Cache中的唯一页面，即使Cache中别的页面空着也不能占用，因而，Cache的存储空间得不到充分利用。,例,假定将32KB的Cache分成128页，每页256个字节.对于16MB的主存可分成512段，每段128页，每页256字节。地址变换机构中存储的信息只需1289位。,3级相联映像方式,级相联映像方式是全相联映像方式与直接映像方式的折衷方案。它将高速缓存分成若干个组，每组包含若干个页面，组内采用直接映像，而组与组之间采用全相联映像，从而允许不同段中相同页号的内容能存放在Cache内不同的组中。,6.5.3替换算法,1先进先出算法FIFO（FirstInFirstOut）FIFO算法按调入Cache的先后决定淘汰的顺序。在需要替换时，将最先调入Cache的页面内容予以淘汰。优点：容易实现，系统开销少，只需利用主存中页面调度的历史信息。缺点：该算法不一定合理，最先调入的主存页面，很可能也是经常使用的页面，如一个包含程序循环的页面。2近期最少使用算法LRU（LeastRecentlyUsed）LRU算法按Cache中各页面使用的频繁程度决定淘汰的顺序。当需要替换时，将在最近一段时间内使用最少的页面内容予以淘汰。优点：充分利用了页面调度的历史信息，正确反映了程序的局部性。到目前为止最少使用的页面，很可能也是将来最少访问的页面。缺点：该算法实现复