《存储器与存储系统》PPT课件.ppt

CH4存储器与存储系统,主存是什么？主存太小怎么办？主存速度太慢怎么办？编程要考虑主存大小吗？存储器的层次结构？速度、价格、容量）,教学目的与要求,掌握主存储器的分类、主要技术指标和基本操作理解SRAM和DRAM的读写工作原理重点掌握主存储器的扩展掌握DRAM的刷新方式掌握存储系统的组成掌握cache的概念和cache的组成结构和替换计算方法,CH4存储器与存储系统,4.1存储器概述4.2主存储器4.3并行存储器4.4虚拟存储器4.5高速缓冲存储器（Cache）4.6存储保护,CH4存储器与存储系统,4.1存储器概述4.1.1存储器的基本概念4.1.2存储器的分类4.1.3存储器的性能指标4.1.4存储器的层次结构4.2主存储器4.3并行存储器4.4虚拟存储器4.5高速缓冲存储器（Cache）4.6存储保护,4.1.1存储器的基本概念,存储器是计算机的一种具有记忆功能的部件，用来存放程序、数据、符号等信息。存储器可分为内存储器和外存储器。内存储器简称内存，也可称为主存，设在主机内部。而磁盘磁带等存储设备设在主机外部，属外存储器，简称外存或叫辅助存储器或辅存。,分类,1、按存储介质分半导体、磁表面、光存储器2、按存取分内存随即存储器RAM只读存储器ROM外存SAM顺序存储器（磁带）DAM直接存储器（磁盘）,4.1.2存储器的分类,4.1.3存储器的性能指标,存储容量存储容量是指一个功能完备的基本存储体能汇集的最大二进制信息量。容量=主存储器存储单元总数存储字长,4.1.3存储器的性能指标,存取时间和存取周期信息存入存储器的操作叫写操作。从存储器取出信息的操作叫读操作。读、写操作统称做“访问”。从存储器接收到读（或写）申请命令到从存储器读出（或写入）信息所需的时间称为存储器访问时间（MemoryAccessTime）或称存取时间，用表示TA。存取周期指存储器能进行连续访问所允许的最小时间间隔，用表示TM。频宽：存储器被连续访问时，每秒钟传送信息的位数用BM表示，单位：位秒。W为存储器的数据宽度,4.1.3存储器的性能指标,价格设C是具有S位存储容量的存储器总价格，则P表示每位价格。总价格C与存储器容量S成正比，还与存取时间或存取周期成反比可靠性存储器的可靠性是指在规定时间内存储器无故障工作的情况，一般用平均无故障时间衡量。平均无故障时间（MTBF）越长，表示存储器的可靠性越好。,4.1.4存储器的层次结构,分层原因衡量存储器有三个指标：容量,速度和价格/位。用单一的存储器很难同时满足三个指标。因为存取时间越短，每位的价格就越高；容量越大，每位的价格就越低；容量越大，存取时间就越长。这必须用存储系统来实现。存储系统不是硬件的简单堆积，是硬件与软件相结合的方法连接起来成为一个系统。这个系统对应用程序员透明，并且，从应用程序员看它是一个存储器，这个存储器的速度接近速度最快的那个存储器，存储器容量与容量最大的那个存储器相等或接近，单位容量的价格接近最便宜的那个存储器。,4.1.4存储器的层次结构,分层存储的信息当前正在被CPU使用的现行程序、必要的操作系统或经常被CPU使用的或实时性要求很高的“活跃”程序分布在容量有限但速度很快、每位价格较高的主存里曾被使用过并暂时不会被使用或只有特殊情况出现时才会使用的或相当时间范围内不会被使用的属于“静止、待命”的程序放在容量大但速度慢、每位价格较低的辅助存储器上,4.1.4存储器的层次结构,分层结构,分层结构,1、主存-辅存解决存储器的容量2、CACHE-主存解决存储器速度,CH4存储器与存储系统,4.1存储器概述4.2主存储器4.2.1主存储器的基本结构和操作4.2.2半导体随机存储器4.2.3主存扩展4.3并行存储器4.4虚拟存储器4.5高速缓冲存储器（Cache）4.6存储保护,4.2.1主存储器的基本结构和操作,主存基本结构存储体阵列地址译码驱动系统读写控制与输入/输出电路,4.2.1主存储器的基本结构和操作,读操作：存储器CPUCPU把信息字的地址送到AR,经地址总线送往主存储器.CPU发读(Read)命令.CPU等待主存储器的Ready回答信号,Ready为1,表示信息已读出经数据总线,送入DR写操作：CPU存储器CPU把信息字的地址送到AR，经地址总线送往主存储器,并将信息字送往DR.CPU发写(Write)命令.CPU等待主存储器的Ready回答信号,Ready为1,表示信息已从DR经数据总线写入主存储器,主存储器基本操作,4.2.1主存储器的基本结构和操作,存储体阵列存储体中的信息均是0、1代码。能存取并保持0、1代码的元件叫记忆元件或叫记忆单元。一个记忆元件只能存储1位二进制数。若干记忆元件便组成一个存储单元。一个存储单元含1个或若干个字节的二进制信息。存储单元的集合就是存储体。一个存储单元的每个二进位必须并行工作，同时读出或同时写入信息，所以存储单元按行、列排列成十分规整的阵列。表示：存储单元*字长,4.2.1主存储器的基本结构和操作,存储体阵列（字：地址位：数据）,4.2.1主存储器的基本结构和操作,地址译码驱动系统地址译码器：某一个时刻只有一条字选线是高电平，其余为低电平。,4.2.1主存储器的基本结构和操作,地址译码驱动系统地址译码系统设计每一个存储单元由一条字选线驱动的存储体叫一维编址存储阵列，或叫单译码结构存储器。在存储容量很大时会因字选线过多致使存储器内部线路过于庞杂而不实用。二维地址存储阵列：一个存储单元的地址被分成两部分，分别经x、y译码器译码，在x方向上行选线输出有效，激励了第i行所有的存储单元，但是在列方向上，只有yj选线有效，打开第yj列的位控门，所以只有坐标位置处于（xi,yj）的那个存储单元能通过第j列上位控门并经过IO电路和存储器外部交换信息。,4.2.1主存储器的基本结构和操作,4.2.1主存储器的基本结构和操作,读写控制与输入/输出电路,4.2.2半导体随机存储器,SRAMT1T4组成2个反相器，交叉耦合组成触发器。T5，T6是读、写控制门。字选择线传送读、写信号。单元未选中，字线低电位，位线高电位，T5、T6截止，触发器与位线断开，存储单元保持读：字线来高电位。若原来是1态(T1通，T2止)，电流从位线1经T5流向T1，在位线1上产生负脉冲。若原来是0态(T2通，T1止)，电流从位线2经T6流向T2，在位线2上产生负脉冲。写：位线1低电位、位线2高电位，字线来高电位。位线2通过T6向T1栅极充电，T1通；而T2栅极通过T5和位线1放电，T2止；写入1。写0时位线1高电位、位线2低电位。,4.2.2半导体随机存储器,动态存储器单管存储单元写入:字线为高电平,T导通,写1:数据线为低电平,VDD通过T对Cs充电写0:数据线为高电平,Cs通过T放电读出:数据线预充电至高电平;当字线出现高电平后,T导通,若原来Cs充有电荷,则Cs放电,使数据线电位下降,经放大后,读出为1。若原来Cs上无电荷,则数据线无电位变化,放大器无输出,读出为0.读出是破坏性的，读出后，要立即对单元重写。,T,4.2.2半导体随机存储器,Intel2114RAM内部结构框图,4.2.2半导体随机存储器,DRAM动态刷新方式再生：DRAM保存信息是通过电容的充电实现的，但漏电阻的存在，使其电荷会逐渐漏掉，从而使存储的信息丢失。因此，必须在电荷漏掉以前就进行充电，这充电过程称为再生，或称为刷新。刷新的最短间隔称为“刷新周期”(l.由于页的大小都取2的整数幂个字,所以,页的起点都落在低位字段为零的地址上.可把虚拟地址分为两个字段,高位字段为虚页号,低位字段为页内字地址.虚拟地址到主存实地址的变换是由页表来实现的.在页表中,对应每一个虚存页号有一个表目,表目内容至少要包含该虚页所在的主存页面地址(页面号),用它作为实(主)存地址的高字段;与虚拟地址的字地址字段相拼接,就产生完整的实主存地址,据此访问主存.,三.页式虚拟存储器,图7.14页式虚拟存储器结构,三.页式虚拟存储器,通常,在页表的表项中还包括装入位(有效位),修改位,替换控制位和其他保护位等组成的控制字.如装入位为“1”,表示该虚页已从辅存调入主存;如装入位为“0”,表示对应的虚页尚未调入主存,如访问该页就要产生页面失效中断,启动I/O系统,根据外页表项目中查得的辅存地址,由磁盘等辅存中读出新的页到主存中来.修改位指出主存页面中的内容是否被修改过,替换时是否要写回辅存.替换控制位指出需替换的页等.,2.页式虚拟存储器,页式虚拟存储器的地址映象,2.页式虚拟存储器,页式虚拟存储器的地址变换,2.页式虚拟存储器,地址转换举例：,2.页式虚拟存储器,优点：主存储器的利用率比较高。页表相对比较简单。地址映象和变换的速度比较快。对辅存（磁盘存储器）的管理比较容易。缺点：程序的模块化性能不好。页表很长，需要占用很大的存储空间。,3.段页式虚拟存储器,段式和页式存储管理各有其优缺点，可以采用段和页结合的段页式存储管理系统。程序按模块分段，段内再分页，出入主存仍以页为信息传送单位，用段表和页表(每段一个页表)进行两级管理。段表中的每个表目对应一个段，每个表目有一个指向该段的页表的起始地址(页号)及该段的控制保护信息。由页表指明该段各页在主存中的位置以及是否已装入，已修改等标志。,3.段页式虚拟存储器,段页式虚拟存储器的地址映象,3.段页式虚拟存储器,段页式虚拟存储器的地址变换,4.4.3加快内部地址变换的方法,目录表快慢表散列函数,4.4.4页面替换算法,评价一个页面替换算法好坏的标准主要有两个，一是命中率要高，二是算法要容易实现。常用替换算法先进先出（FIFO）最近最少使用（LRU）,4.4.4页面替换算法,例：某程序对页面要求的序列为P3P4P2P6P4P3P7P4P3P6P3P4P8P4P6。设主存容量为3个页面，求FIFO和LRU替换算法时各自的命中率（假设开始时主存为空）。命中率H=命中次数/总访问次数FIFO：先进先出算法LRU：最近最少使用算法假设3个块为入出,4.4.4页面替换算法,FIFO算法命中率3/15=20%,4.4.4页面替换算法,LRU算法命中率6/15=40%,CH4存储器与存储系统,4.1存储器概述4.2主存储器4.3并行存储器4.4虚拟存储器4.5高速缓冲存储器（Cache）4.5.1基本工作原理4.5.2地址映象与变换方法4.5.3Cache替换算法及其实现4.6存储保护,CH4存储器与存储系统,4.1存储器概述4.2主存储器4.3并行存储器4.4虚拟存储器4.5高速缓冲存储器（Cache）4.6存储保护4.6.1存储区域保护4.6.2访问方式保护,作业：,P1084.1;4.2;4.3;4.4;4.