第6章 集成注入逻辑(I2L)电路

,集成电路设计概论西安交通大学微电子学系刘润民第6章集成注入逻辑(I2L)电路,绪论,集成注入逻辑(integratedinjectionlogic),简称I2L，是双极型集成电路芯片设计的新途径，具有集成密度高、功耗低、延时功耗积小，工艺与双极集成电路兼容等优点。可用来制造高性能、低成本的数字/模拟相结合的LSI和VLSI电路。本章主要介绍I2L电路基本单元的结构I2L电路工作原理I2L电路逻辑组合I2L电路版图设计,6.1I2L电路基本单元的结构,一般I2L电路的基本单元电路及版图和剖面图如下所示。是一种单端输入多端输出的反相器。,该电路结构具有以下特点：NPN管是倒置的。由于I2L电路中各NPN管的发射区都是接地的。所以各单元电路间不需要隔离，从而简化了工艺，缩小了芯片面积。每个单元电路只有一对互补的晶体管，而且这两个晶体管又有两对电极是共用的，所以电路形式简单，元件少，单元内部没有互连线。单元电路中没有电阻，而是用横向PNP管代替普通集成电路中的高值电阻，本级的PNP恒流注入管既是本级反相器的电流源，又是前级的负载，使单元电路的面积缩小，功耗下降。因此，I2L单元电路平均占用芯片面积小，功耗低，而且各单元间的互连非常容易。,6.2I2L基本单元电路的工作原理,下面以图6.2所示的等效电路(两级I2L)为例讨论I2L的工作原理。若在注入端EP加上一个大于PNP管EB结的阈值电压(VBE,th0.6V)时，PNP管导通，正向注入电流IP流向B点，到达B点后IP的流向取决于前级的输出状态。,6.2.1当前级的输出为1时的情况当前级的输出为1时，QN1管截止，注入到B点的电流IP全部流向QN2管的基极，QN2管导通，VB=VBE0.7V。如果IP足够大，就可使QN2处于深饱和，其各输出端的饱和压降近似为QN2管的本征饱和压降(VCESVCES0)。所以当I2L电路的输入为高电平VOH时，其QN2管各集电极的输出为低电平，且VOLVCES0=(2060)mV从QP管和QN2管的连接关系可知VCBP=VBE,N2=0.7V又因为QP管始终导通，所以VBEP0.7V，因而此时QP管的VCEP0V。由此可见，当电路的输入为1时，QP也处于深饱和状态，而电源电压VP可近似看作全跨在QN2的发射结上。,6.2.2当前级的输出为0时的情况当前级的输出为0时QN1管饱和，其饱和压降VCES,N10.05V，其值随工作点的升高而略有减小。此时电源电压VP基本上都加在QP管上，注入到B点的电流IP全部流入QN1管的集电极；而QN2管截止，各集电极输出为1，具体的输出高电平与各自的负载情况有关。如果后级也是I2L电路，则VOH=VBE0.7V，这时，其逻辑摆幅为VL=VOH-VOL0.65V此时QP管的VCBP=VB0.05V,VBEP0.7V。因此，当输入为0时，PNP处于临界饱和。从以上分析可知，QP管始终处于深饱和与临界饱和之间，其集电极电流在QN1的集电极和QN2管的基极之间流动。,6.3I2L电路分析,6.3.1I2L电路中的器件分析1.倒置NPN管的共发射极电流增益b因为E、C倒置，所以发射效率较低，电流增益b较小。另外E结的面积较C结的面积大，所以发射结注入的少数载流子不能全部被集电极收集，也是影响电流增益的一个因素。在电路设计时应充分考虑这些因素。另外还有表面复合对反向运用NPN管的电流增益影响也是比较大的，因此在工艺设计上应尽量减小表面复合的影响。提高电流增益的措施：提高发射区与基区杂质浓度比；提高发射区和基区少子寿命；减小基区宽度,使集电结与发射结面积比接近1；改善表面状态以减小表面复合速率。2.rB对b、VOL、tpd的影响对电流增益b的影响当发射极和基极接触孔的间距DE-B增大时,rB会随之增大，从而使加在EB结上的电压VBE下降，导致电流增益b下降。对于多集电极结构晶体管，因为基区几何形状是长条结构，因此rB一般较大，为了减小rB对电流增益的影响，改善各集电极电流增益的不均匀性，可采用如下办法：将集电极引线孔排列方向和注入条平行,如图6.3(a)所示，这样基极引线孔到各集电区的距离均匀分布，可提高各集电区的电流增益及其均匀性。,如果注入条同各集电区排列方向垂直，可用浓硼基区短路条(或铝)结构(b)，或用面积来补偿(c)。(2)对输出低电平VOL的影响在图6.4所示的电路图中，当Q1导通时，注入电流IP将通过Q2管的基极串连电阻RB2(寄生电阻）流入Q1管的集电极，使Q1管的输出低电平VOL增大，从而降低了电路的抗干扰能力。因为此时VBE2=VCES1+IPrB2随着IP或rB2增大，Q2的VBE2增加，导致Q2导通。,(3)对传输时间tpd的影响通过以上分析可知，当本级门由导通转为截止时，注入电流IP由Q4经Q2管之基极接触孔通过前一级(Q1管)的输出端(集电极)放电，如图6.4所示。放电速度的快慢取决于基极电阻rB2的大小。,3.横向PNP管的共基极电流增益横向PNP管的共基极电流增益直接影响注入电流被NPN管基区收集的多少，从而影响电路的功耗、速度和负载能力。提高横向PNP管电流增益的主要途径：减小基区宽度；提高少子寿命；减小发射结底部面积与侧面积之比；尽可能提高发射结两侧杂质浓度的比值；改善表面状态，降低表面复合速率。,6.3.2I2L电路分析1.电路正常工作的条件完成复杂逻辑功能的I2L电路是由许多基本单元门构成的。当前一级门的NPN管导通而使次级门的NPN管截止时，次级门的注入电流必须能够被前一级完全吸收。图6.5所示的是两级I2L门电路的原理图，假设各级门的注入电流IP都相同，则此时流入Q1管基极的电流IB1为IB1=a3IP而被Q1管集电极吸收的后级注入电流为IC1=a4IP式中a3，a4为Q3、Q4的共基极电流增益。,若有N0个负载，则前一级所吸收的后级注入电流为IC1=N0(a4IP)(6.1),2.负载能力由(6.5)式可知，I2L电路的扇出数N0为由于I2L电路中的NPN管是倒置运用，其电流增益b较小，所以I2L电路的负载能力不大。3.电压传输特性和抗干扰能力I2L电路的电压传输特性如图6.6所示。由图可见，输入为低电平时，在一端较宽的范围内，输出保持高电平，其值等于一个正向结压降(0.7V)；当输入进入过渡区时，输出迅速降到低电平(V0L=VCES0.05V)。过渡区的范围非常非常小(0.7-0.5)V，传输特性的矩形性很好。,门电路的阈值电压常用VOH和VOL的中间值所对应的输入电压Vi来表征，即VTH=0.55V+(0.7V-0.55V)/2=0.625V(6.7),根据定义，I2L电路的低电平噪声容限VNL为VNL=VTH-VOL=0.575V(6.8)高电平噪声容限VNH为VNH=V0H-VTH=0.075V(6.9)所以I2L电路的高电平抗干扰能力较差，但因为它只用作中、大规模集成电路的内部门，且电源电压较低(1V)，工作电流较小，所以噪声容限低并不影响其正常使用。4.I2L电路的延时功耗积尽管I2L电路的功耗非常低(每级平均功耗6nW7mW)，但延迟传输时间较大(2030ns)。表6.1给出了I2L电路与其他各类双极型逻辑电路性能的比较，可以看出，在各类双极型逻辑电路中，I2L电路的延时功耗积最低。,表6.1各类双极型逻辑电路性能比较,6.4I2L电路的逻辑组合,图6.1所示的是I2L电路的基本逻辑单元，它是由一个单端输入、多集电极输出构成的反相器。特点是NPN管的发射极接地，PNP管恒流源注入，且注入条都是公共的。由于它是集电极开路(OC)输出，所以不同单元的各输出端可以直接实现“线与”，很方便地完成基本逻辑操作，即“正或非”和“正与非”操作。有了这两种基本功能，经过变换组合就基本上可以完成数字电路中的各种逻辑功能。,6.5I2L电路的工艺与版图设计,6.5.1I2L电路的工艺设计基本出发点是如何在工艺上满足电路中各晶体管对物理参数的要求，与TTL电路制造工艺相比，具有以下特点：1.I2L电路的工艺结构分全I2L型和混合I2L型两种(1)全I2L型电路的工艺结构全I2L型电路是指在一个芯片上全部都是I2L电路，而无其他类型的电路或者输入、输出接口电路同它相容。由于I2L电路各单元电路间不需要隔离，所以全I2L型电路的工艺可分为外延型和非外延型两类。,非外延型工艺中，晶体管直接做在衬底上，需要5次光刻3次扩散，其剖面图如图6.8所示。重点是衬底材料电阻率的选择，因为I2L电路对NPN管的电流增益b和横向PNP的a都由一定的要求，如果不能满足要求，电路就不能正常工作。但b和a对衬底电阻率的要求是矛盾的，原则是以考虑b为主兼顾a。一般选为0.1cm左右。该工艺的优点是：衬底缺陷少，掺杂均匀且精度较易控制、少子寿命较长，有利于提高电流增益，且成本较低。,外延工艺结构的剖面图如图6.9所示。晶体管做在外延层上(电阻率约为0.1cm)，由于外延可以做在重掺杂的N型衬底上，这样可以减少NPN管发射区的少子存储，并可在NPN管中形成加速载流子度越的杂质分布，从而减小了平均传输时间tpd，又可适当解决NPN管和PNP管对衬底材料电阻率的不同要求，有利于提高两者的电流增益，所以此工艺采用的比较多。,(2)混合型I2L电路的工艺结构混合型I2L电路是指在一个芯片上除了I2L电路以外，还有其他类型的电路(TTL、ECL和模拟电路)。其工艺结构剖面如图6.10所示。共7次光刻5次扩散。特点是设计灵活性大，工艺兼容存在一定困难。,2.工艺控制(1)采用无金工艺为了提高反向工作NPN晶体管的电流增益，要求少子寿命尽可能地长，所以整个工艺过程中应严格控制金的沾污。(2)低温退火目的是尽可能地减少体缺陷，从而达到减少少子复合中心，并且在退火过程中可以使有害的金属杂质析出，从而达到提高少子寿命。(3)磷吸收磷硅玻璃对杂质有一定的吸出作用，因此采用磷硅玻璃工艺也可以提高少子的寿命。,(4)基区硼扩散在I2L电路NPN基区扩散的同时，形成横向PNP管的E、C区，所以可通过对硼扩散浓度和结深的控制来控制NPN管的b和PNP管的a。(5)集电区磷扩散通过集电区磷扩散浓度和结深的控制也可以起到控制NPN管的b的作用。(6)接触孔光刻的针孔控制由于I2L电路的集成度高，芯片上铝覆盖的面积较大，因此接触孔光刻的针孔影响很大，已成为实现大规模集成电路的一个关键问题。(7)横向PNP管基区宽度及其均匀性的控制横向PNP管的基区宽度是决定其电流增益a的关键参数。应从版图、光刻等方面给以重视。,6.5.2I2L电路的版图设计1.总体布局I2L电路无论规模多大，都可看成是由图6.1所示的基本单元组成，特点是所有单元的NPN管的发射区公用(接地)。为了充分利用注入电流和提高集成度，整个电路的布局大致如下：由一根公用注入条供电，而把所有的多集电极NPN管按电路要求整体地排列在注入条的两侧，如图6.11所示。有时为了电路布局的需要，也可以由连在一个总电源的几个注入条供电，此时应考虑对各注入条的均匀供电；有时也可把NPN管的基区排列在注入条的一侧，但这种结构会损失一部分注入电流。,2.注入条的设计为了保证注入电流的均匀性，常采用以下措施：整个注入条开出接触孔，并且全部用铝覆盖，作成等位线；使用多注入条时，确保各注入条对总电源等电位；不允许铝线跨越注入条，否则会影响注入电流的均匀性；注入条的长度应适当考虑，虽然长注入条对集成度有利，但对制板、光刻的要求较高，影响成品率。,3.NPN管基极条的设计NPN管的基区条宽，相对于注入条的排列方式及引线孔位置的设计，会直接影响注入逻辑门的工作电流范围、延迟时间以及电路的集成度。,(1)对集成度的影响上图中A排列集成度最高；而C排列的集成度最低；B排列则介于两者之间。(2)对驱动能力的影响基极条正对注入条部分的宽度，称为有效基区周长，它决定注入电流的大小。如图6.13所示。图中基极条宽分别为L0/2,LO,2L0，相应的注入电流为IO/2,I0,2I0。驱动能力也满足相应的比例关系。,由于图6.12中C排列与A排列相比，有更长的有效基区周长，故在同样情况下，它可以得到更大的注入电流。所以。C排列的驱动能力最强。(3)对电流范围的影响从反向运用NPN管基极电阻的影响可知，对于图6.12中A排列，其C3端据基极接触孔最远，基极串连电阻最大，因而C1端的电流增益b最小，且随电流的变化最明显。因而这种排列的门，工作电流范围较小；而C排列的三个输出端有相同的、很小的基极电阻，故工作电流范围最大。(4)对门延迟时间的影响对应与图6.12的排列，C排列速度最快，A最慢。,(5)门间的互连线对应与图6.12的三种排列，A排列各门之间的互连线比较容易，而B,C排列的互连比较困难。4.NPN管基极引线孔位置的选择基极引线孔的位置就是门的输入端，下图所示的A、B、C三种不同情况中，A的速度最快,C的速度最慢。因为引线孔的位置不同，引入的基极电阻的大小也不同，而电阻越大，充放电时间越长，速度就越慢。,5.N+隔离环的使用在I2L电路不同时间中，通常使用与集电区扩散同时形成的N+隔离环(下图所示)，作用有三个：减小各相邻基区条之间的寄生PNP管的影响，使相邻基区之间的距离缩小，可提高集成度。,P-注入条,P注入条,N+,图6.15N+隔离环的使用,改善地线的均匀性；提高反向运用的NPN管的电流增益b。不足之处是降低了击穿电压，并会由于引线孔光刻时引入的针孔，使成品率下降。6.地线的设计因为I2L电路的逻辑摆幅较小(约0.7V)，因此在大电流情况下，地线电阻引入的压降不可忽略，特别是对于大规模集成电路，随着芯片面积的增加，地线的问题就更加突出。例如，假设地线平均电阻为10，平均电流为10mA，