超大规模集成电路的测试技术.doc

目 录摘要1关键词1Abstract11 引言12 测试的基本概念22.1 测试的原理22.2 测试的环节22.3 测试的可靠性32.4 测试的分类33 测试的难度34 测试方法44.1 多工位测试44.2 SIP测试44.3 IDDQ测试44.4 DFT测试54.4.1 集成电路的可测试质量评价54.4.2 可测试性设计的目标54.4.3 效益和成本的分析54.4.4 三种DFT方案的对比分析64.4.5 DFT技术的应用策略74.5 系统测试74.6 模拟和混合信号测试75 总结8致谢9参考文献9超大规模集成电路测试技术网络工程专业学生 曲倩倩指导教师 吴俊华摘要：随着电子工业发展、特征尺寸减少、集成度持续增加，需要更有效的测试方法以保证芯片的可靠操作。为了控制产品的成本，测试工程师在不断地改进和组合各种测试方法。首先综述了VLSI测试的几项基本概念，测试的基本原理、测试的环节、测试的可靠性和测试的分类。测试必然存在难度，随之分析了存在难度的原因。然后介绍了多工位测试、SIP测试、IDDQ测试、DFT测试和系统测试五种测试方法，并分析比较了这几种方法各自的特点。最后，预计了VLSI的未来，为了降低测试的难度，可测试性设计至关重要。关键词：集成电路 测试 效率 系统 可测性The Test Technique of Very Large Scale IntegrationStudent Majoring in Network Engineering Qu Qianqian Tutor Wu JunhuaAbstract: With the electronics industry development, reduced feature size and increasing integration level, better and more efficient testing methods are needed to ensure reliable operation of the chip. In order to control the cost of the product, test engineers are constantly improving and combining various testing methods.Several basic concepts of VLSI testing, the classification reliability and testing principle, testing part of the test are reviewed firstly. Inevitably, the test is difficult, and the cause of the difficulty is analyzed. Then multistage test, SIP test, IDDQ test, DFT test and system testing are introduced, analyzed and compared. Finally, VLSI is expected ahead. In order to reduce the difficulty of the tests, the design of testability is essential. Key words：Integration; Testing; Productivity; System; Testability1 引言集成电路的复杂性在日益增加，自从芯片系统(SOC)实现之后，各种知识产权(IP)模块大量集成在同一芯片内，包括逻辑电路、存储器、模/数和数/模转换器、射频前端等等。它们的功能互不相同，测量用的算法、定时周期、时序、供电电压都有很大差异，给自动测试系统带来新的挑战。集成度增加和功能多样的SOC在消费量最大的产品中，如移动通信手机、微控制器、监视器、游戏机等中广泛使用，销售量攀升的同时价格不断地下降，但测试费用却居高不下。超大规模集成电路不但构造精细、集成度高，而且是经过许多道工序流程制作而成的，难免存在着缺陷导致其不能正常工作。因此，超大规模集成电路的测试对生产厂商和用户都具有重要意义。目前的测试方法种类很多，各种测试方法均针对一定特性的故障。研究发现，要证明所设计的芯片的正确性，在不同设计和生产阶段中才去的不同测试所花费的代价有非常大的差别，甚至可以达到几个数量级的差距，其示意图如图1。从测试增长代价图可以看出，如果在设计阶段就多体现些主动性，就会极大的降低测试的难度和工作量，并能最大程度的改变测试仅仅将作为附属过程的被动性。测试代价 设计证明 样本制造 大规模生产 板的生产 系统中的应用 阶段图 1 不同设计和生产阶段中的测试代价2 测试的基本概念2.1 测试的原理测试的基本原理是：将被测试的电路放在测试仪器上，测试设备根据需要产生一系列测试矢量信号，加到输入端，将得到的测试输出与预期输出进行比较，如果两者相等，表明测试通过。反之，则不通过。2.2 测试的环节设计和模拟参数测试原型芯片芯片原型程序包引入测试程序包设计阶段原型阶段参数测试大规模制造阶段否是是否调查测试引入测试可获得的调查测试图 2 芯片设计及流片过程中的主要步骤和测试环节在芯片设计及流片生产的各个阶段，经常需要测试来对得到的阶段性结果进行校验。在芯片设计过程中，需要进行针对电路设计的测试，及模拟各种输入激励情况下电路的输出响应情况，还有各种参数值的范围，设计过程所依据的是迷你软件及工艺厂家后，厂家在流片的各个主要步骤完成后也会进行测试，其目的除了进一步验证设计的正确性，还要测试生产过程中出现的各种不确定因素带来的影响。而生产阶段又包括样片和大批量生产两种，每种生产阶段都需要具备这些测试环节。芯片设计及流片过程中的主要步骤和测试环节如图2所示。2.3 测试的可靠性测试结果的可靠性取决于测试信号的正确性和完整性。对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2n+m个测试矢量。很明显,当电路规模很大时，测试码的数目将过于庞大，使得测试变得不可能进行。在测试一个复杂系统时需要考虑下面3个问题： (1)测试能否确保检测到所有的故障；(2)测试的产生时间在整个集成电路的开发过程中是否是经济的；(3)测试的执行时间在整个集成电路的开发过程中是否是经济的。2.4 测试的分类就模拟电路的测试而言，一般分为以下两类测试：第一类是直流特性测试，主要包括端子电压特性、端子电流特性等；第二类是交流特性测试，这些交流特性和该电路完成的特定功能密切有关，比如一块音频功放电路，其增益指标、输出功率、失真指标等都是很重要的参数；色处理电路中色解码部分的色差信号输出，色相位等参数也是很重要的交流测试项目。3 测试的难度对超大规模集成电路的测试方法从20世纪60年代开始得到研究。由于输入信号复制上的连续性，模拟及混合信号电路的功能和性能之间无法很好的割裂开，尤其是电路性能包括很多方面，测试时必须同时通过这些检验才能保证电路的正确性。功能测试法是测试方法中叫为基础的一种其优点是测试矢量的生成直观、简单；但其致命缺陷在于测试矢量的故障覆盖率低，经常出现故障漏检的情况，而且，根据所测试功能的增多和测试精度的提高，测试矢量生成的代价也越来越大。 对于近年来出现的数模混合系统芯片，其测试要求则更加全面，测试难度也更大， 尤其是芯片中的模拟及混合信号电路部分的规模一般仅占整个芯片中极小的部分，但是对该部分的测试难度却与其规模不成比例，甚至对混合电路的测试难度要远高于对数字部分的测试。对测试难度的产生原因进行分析后发现，过去几十年内，集中电路工艺一直按照摩尔定律发展，芯片的晶体管树木在迅速膨胀，每个晶体管的制造成本呈现持续下降的趋势，越来越强大的EDA仿真工具也帮助芯片设计人员在短时间内完成超大规模芯片的设计工作。伴随着你工艺和设计水平的不断提高，尤其是以IP复用技术为特征的SOC时代的来临，芯片中集成的晶体管和器件的数目和种类也越来越多，虽然从集成的电路的发展来看，人们往往能找到有效的办法，将集成电路的极限推向更深处。但是从故障发生的可能性而言，随着技术的发展，半导体工程师们对芯片的无故障性却越来越没有把握。其主要原因在于：(1)在微电子发展历史中，工艺总是走在了设计的前面，因此器件模型与新型工艺实际模型之间总存在着差异，这种差异使得设计所倚重的仿真结果并不能真正代表实际的产品，这导致了芯片设计过程中会出现故障，需要测试来验证设计出的芯片是否存在bug。(2)工艺上，随着晶体管密度、连线密度和金属层数的大大增加，导致故障发生的可能性大大增加；同时，随着尺寸的缩小，工艺的不可控因素将越来越多。这些都导致了芯片制备过程中的故障问题越来越严重。4 测试方法4.1 多工位测试实践证明，增加工位数目可提高测试系统的生产率，同时测试m个IC，显然效率亦可增加m倍。事实上，测试系统拥有的算法模式发生器等资源的数目是有一定限制的，而且数字引脚和模块引脚亦有规定，同时测试m个IC需要更多的资源。因此，增加工位前要仔细调查原有测试系统的配置，除发挥原有测试资源的作用之外，还要增加一定的硬件和修改测试程序。目前，许多测试系统提供多工位夹具，充分发挥生产效益，特别是测试费用占制造成本较多的集成电路，如移动电话手机和家用电器使用的芯片测试系统，具有4个以上的多工位，提高测试生产率的效果也十分明显。测试系统供应商往往对早期的单工位产品提供升级为多工位的服务，而一些技术力量较强的IC制造厂，针对熟悉的测试系统实施局部的升级也并不困难。特别是近年来测试系统较普遍使用开放结构，用户可从第三方购买或自行设计模块，使工位增加和测试系统升级。4.2 SIP测试SIP是集成电路系统集成的一项新的封装技术，称之为系统封装芯片。SIP是将多个功能芯片互连冰封装成一个IC，提供系统机能力，并提高硅面积与封装尺寸比。由于SIP是有多个已知成熟管芯组成，可减少器件开发时间和迅速的通过选用不同类别管芯和相应链接改变IC系统能力。在设计SIP时首先考虑的不仅是生产过程，更重要的是测试解决方案。比如一个由三种不同管芯集成的SIP器件往往需要三种不同类型的测试方案而且很可能需要三种不同类型的IC测试系统。三种不同测试系统将有三种不同的产品接口、三个测试程序和三个分别的操作环境,甚至需要三个不同的操作测试。这在现实中是很难令人满意的。现实的SIP测试往往不是我们习惯的在一个测试系统上完成。由于成本和测试系统性能、指标、并测能力和程序开发的问题,往往选择在多个测试系统平台、更换多个测试接口、选择多次插入的办法实现的。SIP测试方案中还有其他因素,如测试效率和测试能力,特别是满足更大应用范围的SIP测试需求。4.3 IDDQ测试IDDQ表示静止状态时电源电流，称为静态功耗电流。对此电流的测试就称为IDDQ测试。IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分。在工作正常时，CMOS器件的静态电流一般极小。但生产中造成的缺掐如桥或短路点会造成漏电流，从而增加静态电流。用功能测试方法可能很难检查出来。IDDQ测试方法就是利用上述特点来工作的，它对器件的静态电流进行参数测试，检查实测值是否偏离标称值。这种测试方法能够检查出哪怕是最全面的功能测试也无法查出来的缺陷，包括那些不会马上引起功能出错，但会造成器件寿命变短的缺陷。这些缺陷不会立即影响电路或系统的逻辑功能，但在器件工作一段时间之后就会显现出来，采用这种器件会很大程度的影响系统的可靠性。IDDQ测试的基本过程是：测试图形施加；等待瞬变过程消失；检查静态IDDQ是否超过闭值。IDDQ测量方法分为片外测量和片内测量两种。片外测量是常用的测量方法，其方案可分为交流和直流两种。片外电流测试存在测试速度低、测量分辨率不高、测试设备泄漏电流影响等缺点，电流探头的LRC效应、测试设备的延迟和探头尺寸的限制等也影响测量效果，片内测试则可以有效地解决这些问题，它是在被测器件内部设计一个附加电路，对流过的电源电流进行处理，然后输出一个信号，指出该器件是否正常。IDDQ测试的优点是它与故障在电路中的位置无关，并且测试成本很低;但是必须要选择合适的测试手段。而IDDQ测试的关键问题正是如何从量值上区分正常电路的电流和有缺陷电路的电流。随着截止电流的不断增加，无故障电路的静态电流与有故障电路的静态电流之间差距变小。为了使得电流测试适应工艺发展的需要，关键的一点是就控制截止电流。4.4 DFT测试DFT测试是指一种近年来发展较快的测试技术，它通过执行被测器件上的DFT结构而测试器件。目前,DFT测试主要指通过内部扫描测试、内建自测试(BIST)、边界扫描测试和静态电流(IDDQ)测试的方法来测试器件。DFT的技术和方法在改进和提高总体测试质量方面是成功的。它基本上不再关心被测器件传统意义上的功能特性，取而代之的是专注于一种有次序的过程，或者早晚会引起器件失效的随机缺陷。DFT测试是测试成本驱动的，无论在测试程序开发、DFT确认、原型验证、失效诊断/故障定位等方面的成本和时间消费都低于传统的功能性测试。在测试设备开销方面，一些分析和比较表明，基于DFT测试仪平均每引脚的成本大约只占传统测试系统的七十分之一或更小。4.4.1 集成电路的可测试质量评价能检测集成电路中某个故障的输入激励,称为该故障的测试图形。假设有某一个测试集合，它能检测某电路故障的故障覆盖率F定义为： F是随不同的假定故障而变化的。因此，即便对传统的固定故障具有100%的故障覆盖率，也未必充分。因为其它类型的故障，如开路故障和时序故障等并没有全部覆盖。表征电路可测性的关键是电路内节点的可控制性和可观察性。可控制性就是对电路内部每个节点的置0与置1能力，可观察性是能否直接或间接地观察电路内部任何节点状态的能力。对于靠近电路输入端的内部节点，其可控制性较好，可观察性较差；对于靠近原始输出端的内部节点，可观察性较好，但可控制性较差。在电路内部的节点并不是全部可测，这就要求测试技术人员采用新的技术和算法生成测试，采用具有可测试性的电路结构及辅助结构，提高测试的覆盖率和测试效率。4.4.2 可测试性设计的目标(1)无冗余逻辑：逻辑实现存在冗余会增加测试生成的复杂性，在当今逻辑自动综合的条件下，设计人员可以较少关心这一问题。(2)增加集成电路的可控制性和可观察性：随着集成度提高，晶体管数/引线数比例上升，这已成为提高电路可测试性的最根本措施。(3)使测试生成更容易。(4)有利于提高测试集的质量：包括故障覆盖率、测试集规模、实际测试时间等。(5)电路的附加部分对原来电路的性能影响应尽可能少。可测试性设计都会增加额外测试电路，使芯片面积下降、速度下降，通常芯片面积可能会增加10% 20%。4.4.3 效益和成本的分析可测试性设计可以降低测试复杂性，从而降低测试成本，但可测试性设计本身也是需要代价的。因此，在集成电路设计的开始需要做成本和效益分析，要综合考虑五方面的问题：测试集的质量、设计和测试的成本、测试策略的可靠性、实现的灵活性(包括各种接口)、方法的可重用性。成本分析需要建立数学模型。部分定量或定性参数作为确定可测试性设计原则时的依据见表1。表 1 可测试性设计分析用参数芯片复杂性芯片测试集芯片测试设计逻辑门数触发器数三态门数存储器模块及容量IP core 数时钟复杂性芯片产量DPM故障覆盖率制造测试集规模制造测试时间测试设备频率和测试向量存储容量系统诊断时间芯片面积开销芯片引脚开销芯片性能影响可测试性设计的附加设计成本测试生成成本4.4.4 三种DFT方案的对比分析三种常用的DFT方案：扫描通路法、内建自测试（BIST）法、边界扫描测试（BST）法。扫描通路法：它把寄存器串联起来，两端分别为串联输入和串联输出管脚。平时工作，测试时通过串联输入脚赋值，运行后再通过串联输出脚把结果送出来。它避免了过多的使用测试脚，且电路非常规整，适合于工具自动完成。但它也存在一些缺点：进行扫描通路测试时，电路中所有存储单元都将由正常模式切换到测试模式，作为移位寄存器使用，扫描输入和扫描输出允许数据读入或读出该移位寄存器，从而可以对正常模式下不可直接观察的内部节点进行测试，但这种模式切换的需要使得控制结构复杂化，加上附加的内部互连线，使管芯面积增加；存储单元中增加的控制门，使电路速度下降，双稳的翻转时间可能增加1 ns2 ns；由于是串行输入，每加一个信号或读取一个信号均要移动很多数据，就比测试向量直接并行加到测试输入的情况慢了很多，延长了测试时间。内建自测试法：它自动产生测试向量，甚至自动判断结果的正确性，简化了外部测试设备。另外，由于内建测试逻辑与被测试逻辑是在相同的环境下工作，所以可以在被测电路的正常工作速度下对它进行检测，这样既可以提高测试速度，同时也检查了电路的动态特性。测试向量的自动产生一般采用的算法是伪随机测试图形生成和特征分析技术的结合，采用这样的算法优点是压缩了响应序列，提高了测试效率，同时具有较高的故障覆盖率。表 2 BIST和常规测试的比较常规测试BIST探测接入难简单的BIST接口测试点选择优化选择自由选择测试设备成本很高硅片面积开销制造工艺和技术要求极高和CUT相同测试速度为解决的难题飞速测试时滞故障可测不可测测试时间代价很高低适用范围待测的专门电路可重复使用自动产生程度只有测试图形全部与数字集成电路常规测试相比，基于BIST设计的集成电路非常有利于故障诊断、维护测试和开机测试，BIST和常规测试的比较见表2。而且， BIST特别适合于层次化测试结构。BIST极大地提高了设计的可测性，但它的一个明显缺点是芯片面积开销较大，设计时必须慎重；由于时序逻辑自测试的故障覆盖率相对较低，一般需要与扫描测试相结合，这进一步增加了面积开销。这种测试法的针对性不够，对于精确判断具体的故障位置比较困难，在测试复杂逻辑时很难有效，比较适用的电路是一些非常规整的电路如存储器。而且，目前还没有提出能够测试时滞故障的BIST方法。另外，集成电路内部嵌入的BIST测试硬件逻辑自身的测试必须有100%的保证。边界扫描法：由于封装技术的进步导致了芯片管脚测试的困难，边界扫描法在本质上就是芯片管脚的扫描测试，但它定义了输入、输出及控制管脚，附加了一个控制状态机、一个指令寄存器。JTAG的控制电路比普通测试方法复杂，但它保证了电路的兼容性，也使它有较大的扩展余地。JTAG不仅能测试集成电路芯片的输入/输出管脚的状态，而且能够测试集成电路芯片内部工作情况以及直至引线极的断路和短路故障。对芯片管脚的测试可以提供100%的故障覆盖率，且能实现高精度的故障定位。同时，JTAG大大减少了产品的测试时间，缩短了产品、的设计和开发周期。4.4.5 DFT技术的应用策略 一般地说，由于扫描通路法所用的硬件费用较高，即因扫描通路化设计而增加的硬件成本约占到总生产费用的30%左右，所以制约了该方法在检测批量生产的VLSI芯片中的应用。在测试系统方面，目前已有上百种产品投入市场。边界扫描技术所能解决的问题除电路板测试和在系统编程外，还可用于样机电路板调试、产品板制造、系统集成和现场服务等方面，并且已从板级扩展到系统级。几种DFT方案的主要特点及其应用见表3。表 3 几种DFT测试方案的主要性能特点及其应用状况测试方案难易度测试成本主要特点应用传统的DFT法复杂昂贵，约占总费用的40%以上只需要很少的I/O引脚2000门-5000门数字逻辑电路的测试扫描路径法较复杂较昂贵，占总费用的30%左右需要较多的I/O引脚，测试速度较慢5000门以上的时序逻辑电路的测试BIST法简便易行有所降低，若与其他新技术结合，将使成本更低(1)检测结构在芯片内部(2)以被测系统速度运作(3)漏检概率P e较小规模庞大，结构复杂的VLSI芯片边界扫描法较复杂有所降低,若与其他新技术结合,可使成本更底符合IEEE标准,得到众多厂商的支持,可控性和可观测性均提高M CM.片上系统、模拟混合电路、系统级DSP芯片和圆片规模集成电路等的测试4.5 系统测试随着集成电路深亚微米制造技术和设计技术的迅速发展，将整个系统集成在一块芯片上(SOC)已经成为可能。SOC通常是由来自不同厂商的各种IP核构成，因此它的测试不可能像一般芯片那样整体测试，而是对嵌人其中的各个IP核分别测试。由于存在知识产权的问题，故对SOC的测试逐渐成为其发展的瓶颈。为此，IEEE提出了嵌人式核测试标准P150，作为IP核集成者和IP核开发者之间的桥梁。对于IP核的测试，我们可以分为数字逻辑核的测试、存储器核的测试、模拟棍合信号电路核的测试，以及微处理器核的测试。对于不同类型的核都有其特定的内建自测试或边界扫面的可测性设计方案，更有利于我们对核测试的实现。4.6 模拟和混合信号测试为了减小封装和装配成本，设计者经常将模拟和数字器件集成在同一新芯片上，但是，它不可能像数字电路那样划分为若干个独立的模块分别测试，因为模拟电路参数是连续的范围以及缺乏好的可接受的故障模型故模拟测试比数字测试更加困难，混合信号的测试成本成为更严重的问题。为了满足模拟和混合信号测试的需求，IEEE制定了模拟和数模混合信号测试总线标准IEEE ll49.4，它同IEEE ll49.1标准兼容，一方面可对数模混合芯片的内部电路以及同其相连的外部元件进行测试，另一方面也实现了数模混合芯片之问的导通测试。另外，我们也可以采用可测性设计技术来提高测试效率。当前模拟信号测试主要是采用基于DSP的模拟测试仪施加基于DSP功能测试矢量进行的，但也面临着大量的测试矢量和非常长的测试时间问题，因此，基于故障模型的模拟电路故障模拟和自动测试矢量生成方法在工业上逐渐被接受。这种基于模型的模拟信号测试获得了缩短测试矢量数的机会，可以作为传统方法的补充。5 总结在过去的10年中，电子系统的设计和集成取得了快速的发展，对复杂系统的设计能力正在很快地超过验证测试能力，这需要测试工程师不断并及时的弥补这种不足。现在VLSI技术正飞速发展，芯片时钟频率的提升使得全速测试更加困难，而能与被测器件工作频率相同或更高的自动测试设备(ATE)是相当昂贵的，这使得ATE的更新速度总是不及被测系统频率提高的速度成为半导体产业一直面临的典型问题。芯片时钟频率的提升还会带来工作在GHz频率范围的芯片必须进行的电磁干扰(EMI)测试。VLSI芯片上晶体管密度的增长使得测试更加复杂。芯片功率密度的增加也会对测试造成重要影响。另外，由数字、模拟、光学、化学和微机电系统部分构成的整个系统将集成到单个芯片中，带来了在一个芯片上测试各种混合信号的新问题。通过这次毕业论文设计，我基本掌握了超大规模集成电路的测试原理和方法，也了解到测试存在一定的困难。经过查阅大量资料，我发现解决这些问题的积极办法是可测试性设计，指在集成电路的设计阶段就考虑以后测试的需要，将可测试设计作为逻辑设计的一部分加以设计和优化，为今后能够高效率地测试提供方便。对于目前的集成电路的测试往往需要采用多种DFT方法才能满足要求，很难说哪种方法更好，几乎所有的可测试设计技术都在集成电路设计中得到应用。设