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西安工业大学 FPGA 复习题及答案 -zwj一、填空题1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具（器件：Altera FPGA 软件：Quartus II）；掌握一种语言Verilog HDL。2、使用Quartus II进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL 等。3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；Verilog HDL程序经过综合器形成电路网表文件4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了查找表结构，其物理结构是静态存储器SRAM.。5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。6、使用Verilog HDL进行逻辑设计，变量的值有4种状态：0、1、x、z；7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件（元件例化）。8、整数按如下方式书写：+/- 即 +/-size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。进制有如下4种表示形式： 二进制（b或B）、十进制（d或D或缺省）、十六进制（h或H）、八进制（o或O）9、定义reg型标量型变量：reg qout; /变量名 qout10、定义wire型向量：wire7:0 databus； /databus的宽度是8位11、在状态机设计中使用一位热码定义5种状态，并定义状态变量：parameter s0=5b00001，s1=5b 00010，s2=5b 00100，s3=5b 01000，s4=5b 10000；reg 4:0 state,next_state;12、在状态机设计中使用顺序码定义5种状态，并定义状态变量：parameter s0=3b 000，s1=3b 001，s2=3b 010，s3=3b 011，s4=3b 100；reg 2:0 state,next_state;一、 选择题（多选）1、 成为IEEE标准的HDL有（ CD ） A、ABEL-HDL B、AHDL C、VHDL D、Verilog HDL2、Quartus II 是 （ A ）公司的（ D ）开发工具。A、AlteraB、Xilinx C、Lattice D、集成 E、专用F、第三方3、ModelSim 是Mentor公司的出色的（C ）软件，它属于编译型（ C ）器，速度快，功能强。A、综合B、编译C、仿真、D、布局布线E、编程配置4、使用Altera 公司的Quartus II 和FPGA器件能够进行（ BEF ）设计。A、模拟电路设计B、数字电路设计C、PCB设计D、高速电路设计E、DSP设计F、SOPC设计5、使用Verilog HDL进行逻辑设计，端口类型有（ ABC ）A、input B、outputC、inout D、buffer6、使用Verilog HDL进行逻辑设计，可综合的变量类型有（ ABF ）A、regB、wireC、bufferD、stringE、doubleF、integer7、a=5b11001; b=5b10101;下面那个是正确的 （ ABCD ）A、a=5b00110;B、 a&b=5b10001;C、 a|b=5b11101; 8、下面那些语句可以被综合成电路 （ BCDE ）F、whileA、initial B、always C、assign D、define E、for二、 判断题1、VHDL 和 Verilog HDL是一种HDL的两种名称 （ ）2Verilog HDL 是IEEE标准 （）3、相同的电路逻辑即可使用原理图方法输入也可使用HDL语言输入 （ ）4、Verilog HDL语言编写的程序都是可以被综合的，都能形成网表电路。 （ ）5、Verilog HDL语言即可用来做可综合的功能模块设计，又可以编写仿真文件实现对模块的测试。 （ ）6、“？”是高阻Z的另一种表述符号。 （ ） 7COUNT与count是相同的标识符名称。 （ ）8、Verilog语言内部已经使用的词称为关键字或保留字，这些保留字用户不能作为变量或节点名字使用。关键字都是大写的。 （ ） 9、下面3中连接符的使用能实现相同的功能 （ ）A、 3 a,b ；B、 a,b , a,b , a,b ；C、 a , b , a , b , a , b 10initial语句可以被综合器综合成电路。 （ ）三、编程题6、用for语句描述七人投票表决器module voter7(pass,vote);output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always (vote) begin sum=0;for(i=0;i=6;i=i+1)/for语句if(votei) sum=sum+1;if(sum2) pass=1; /超过4人赞成，则通过else pass=0; End endmodule8、4选1数据选择器module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel; reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信号列表case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=x;endcaseendmodule13、带同步清0/同步置1（低电平有效）的D触发器module dff_syn(q,qn,d,clk,set,reset);input d,clk,set,reset; output reg q,qn;always (posedge clk) begin if(reset) begin q=1b0;qn=1b1;end/同步清0，低电平有效else if(set) begin q=1b1;qn=1b0;end/同步置1，低电平有效else begin q=d; qn=d; end endendmodule14、带异步清0/异步置1（低电平有效）的D触发器module dff_asyn(q,qn,d,clk,set,reset);input d,clk,set,reset; output reg q,qn;always (posedge clk or negedge set or negedge reset) beginif(reset) begin q=1b0;qn=1b1; end/异步清0，低电平有效else if(set) begin q=1b1;qn=1b0; end/异步置1，低电平有效else begin q=d;qn=d; end endendmodule18、分频器设计（偶数等占空比分频；1：15占空比分频）A、module div6(clk,rst,clk6);inputrst,clk;outputclk6;regclk6;reg1:0cnt;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=2b00;else if(cnt=2)begincnt=2b00;clk6=clk6;end elsecnt=cnt+1;endendmodule B、module div1_15(clk,rst, clk16);inputrst,clk;outputclk16;regclk16;reg 3:0cnt;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=4b0000;elsecnt=cnt+1;endalways(posedge clk or posedge rst)beginif(rst=1b1)clk16=1b0;else if(clk16=15)clk16=1b1;else clk16=1b0;endendmodule 19、画出状态转移图，并采用有限状态机设计一个彩灯控制器，要求控制8个LED灯实现如下的演示花型：从两边往中间逐个亮；全灭；从中间往两头逐个亮；全灭；循环执行上述过程LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY sfwy ISPORT(clk:IN STD_LOGIC;led:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);end;ARCHITECTURE one OF sfwy ISsignalled_r:std_logic_vector(8 DOWNTO 0);signal tmp:std_logic_vector(25 downto 0);signal q:std_logic;beginprocess(clk)beginif clk event and clk=1then tmp=tmp+1;end if;end process;q=tmp(25);led=led_r(7 DOWNTO 0);process(q)beginif qevent and q=1thenled_r=led_r(7 DOWNTO 0) & 0;if led_r=000000000 THEN-循环完毕吗？led_r=111111111;-是，则重新赋初值end if;end if;end process; end one;20、画出状态转移图，并采用有限状态机设计一个“1001”串行数据检测器。其输入、输出如下所示：输入x：000 101 010 010 011 101 001 110 101输出z：000 000 000 010 010 000 001 000 000 初始状态设为s0，此时检测数据序列为“0000”，当再检测到一个0时，仍为s0，当检测到1时，进入下一个状态s1，此时序列为“0001”；当在状态s1检测到0时，进入到状态s2，此时序列为“0010”，当检测到1时，仍为s1；当在状态s2检测到0时，进入到状态s3，此时序列为“0100”，当检测到1时，进入s1；当在状态s3检测到0时，进入s0，当检测到1时，进入状态s4，此时序列为“1001”，结果输出为1；当在s4检测到0时，进入状态s2，当检测到1时，进入状态s1 实验代码：module sjjcq10_3(x,z,clk,reset,state);input x,clk,reset;output z;output2:0state;reg2:0state;reg z;parameter s0=d0,s1=d1,s2=d2,s3=d3,s4=d4;always(posedge clk) beginif(reset)begin state=s0;z=0;end else casex(state) s0: begin if(x=0) begin state=s0;z=0;end else begin state=s1;z=0;end end s1: begin if(x=0) begin state=s2;z=0;end else begin state=s1;z=0;end end s2:begin if(x=0) begin state=s3;z=0;end else begin state=s1;z=0;end end s3:begin if(x=0) begin state=s0;z=0;end else begin state=s4;z=1;end end s4:begin if(x=0) begin state=s2;z=0;end else begin state=s1;z=0;end end default: state=s0; endcase endendmodule三、 简答题1、 什么是IP复用技术，IP核对EDA技术的应用和发展有什么意义？答案： IP复用是指对系统中的某些模块直接使用自己的IP来实现，不用设计所有模块； IP核具有规范的接口协议，良好的可移植性与可测试性，为系统开发提供了可靠的保证2、 基于FPGA/CPLD的数字系统设计流程包括哪些步骤？ 答案：设计输入。综合。布局布线。仿真和编程下载3、 功能仿真与时序仿真有什么区别？ 答案：不考虑信号时延等因素的仿真称为功能仿真；时序仿真又称为后仿真，是在选择具体器件并完成布局布线后进行的包含延时的仿真。4、 wire型和reg型变量有什么本质区别？ 答案：Wire是常用的net型数据变量，net型数据数据相当于硬件电路中的各种物理连接；reg型变量属于variable型变量，必须放在过程语句中，通过过程赋值语句赋值。5、 说说JTAG接口都有哪些功能。答案：JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。6、 CPLD和FPGA在结构上有什么明显的区别，各有何特点？ 答案：CPLD是宏单元结构，是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。FPGA是查找表结构，解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。7、 阻塞赋值