实验六-循环彩灯.doc

实验六8路彩灯控制实验实验报告实验6 彩灯控制实验1.设计8路彩灯控制电路，并用MAXPLUS进行仿真，将结果下载到实验箱中，测试电路的正确性。要求：设计一个8路彩灯控制电路，实现8位LED每隔1秒全亮、全灭、逐个点亮，延时间隔可由外部增和减按键进行调节，同时将延时间隔显示在数码管上。注：其中彩灯的样式可以自己进行定义注意：外部时钟信号由实验箱的信号源提供，需要设计相应的分频电路进行分频，以获得1Hz的时钟信号2.应包含VHDL源程序，详细的设计报告，对程序，仿真结果，实验箱运行结果（图片贴到报告中）进行详尽的分析一、实验分析1、彩灯动作：逐个点亮（自左向右）至全亮全灭全亮全灭逐个点亮，时间间隔1S，可通过按键进行调节。2、本实验由四个模块组成：四频率输出分频器，四选一频率选择器，彩灯控制器和数字频率计。四选一频率选择器从分频器中选择不同频率的时钟信号输送到彩灯控制器，从而达到控制彩灯闪烁速度的快慢的变换。控制过程如下图：灯1灯2灯3灯4灯5灯6灯7灯8频率选择器彩灯控制高电平脉冲分频器时钟信号数字频率计1） rst为低电平复位信号，为低电平时，8盏灯保持全灭的状态；输入信号为一个时钟信号，经过分频器分频之后产生频率不同的四个时钟信号。2） 频率选择器可以通过按键输入高电平脉冲来实现四种频率的循环选择。3） 彩灯控制模块实现多彩灯花样循环的控制，时间间隔有频率选择器的输出频率决定。2、 VHDL源程序1、四频率输出分频器根据要求有4种速度的变化，而只有一个输入的时钟信号，所以要对输入的时钟信号进行分频，本次设计采用了二分频、四分频、八分频和16分频得到4种频率信号。二分频VHDL代码如下。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fen2 ISPORT(clk,rst: IN std_logic; clk1:OUT std_logic);END fen2;ARCHITECTURE behav OF fen2 ISBEGINPROCESS(clk,rst)VARIABLE q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF rst=0THEN q1:=(OTHERS=0); ELSIF clkevent AND clk=1THEN IF q10); END IF;END IF;IF q1=0001 THEN clk1=1; ELSE clk1=0;END IF;END PROCESS;END behav;四频率输出分频器如下图：模块元件符号如下图：时序仿真图：2、四选一频率选择器四选一频率选择器控的功能是从分频器中选择不同的时钟信号送给彩灯控制器，实现彩灯闪烁频率的变化，VHDL代码如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sixuanyi isport(f_choose,rst,clk1,clk2,clk3,clk4:in std_logic; z:out std_logic);end sixuanyi;architecture behave of sixuanyi issignal s:std_logic_vector( 1 downto 0);beginone:process(f_choose)beginif rst=0 then s=00;elsif f_chooseevent and f_choose=1thenszzzzz=null;end case;end process two;end behave;模块元件符号如下图：f_choose为频率选择端，每输入一次高脉冲，频率便改变一次，可以通过按键输入高脉冲来实现四种频率的循环选择。时序仿真图如下：3、 彩灯控制器彩灯动作：逐个点亮（自左向右）至全亮全灭全亮全灭逐个点亮，时间间隔1S，可通过按键进行调节。彩灯控制器电路是整个设计的核心，它控制整个设计的输出效果也就是图案的样式变化。其中用1代表灯亮，用O代表灯灭，由0，1按不同的规律组合代表不同的灯光图案，同时使其选择不同的频率，以实现多种图案及多种频率的花样功能显示。该程序充分证明了用VHDL设计电路的灵活性，即可以通过改变程序中输出变量的位数来改变彩灯的数目。彩灯动作：逐个点亮（自左向右）至全亮全灭全亮全灭逐个点亮，时间间隔1S，可通过按键进行调节。VHDL源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY caideng ISPORT(clk,rst :IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END;ARCHITECTURE huayang OF caideng ISSIGNAL s:std_logic_vector(4 DOWNTO 0);BEGINPROCESS(s,clk)BEGINIF rst=0 THEN s=00000;ELSIF clkevent AND clk= 1 THENIF s=11111 THENs=00000;ELSE sqqqqqqqqqqqqqqqqqqqqqqNULL;END CASE;END IF;END PROCESS;END ;模块元件符号如下：仿真时序图如下：4、 数字频率计 部分源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DF_meter ISPORT(start:IN STD_LOGIC; clk: IN STD_LOGIC; clk1:IN STD_LOGIC; yy1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); w1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END DF_meter;ARCHITECTURE behave OF DF_meter ISSIGNAL b1,b2,b3,b4,b5,b6,b7:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BCD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL SCO:integer range 0 to 49999999;SIGNAL SSCO:integer range 0 to 49999999;SIGNAL EN,bclk:STD_LOGIC;SIGNAL SSS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BCD0,BCD1,BCD2,BCD3:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINSECOND:PROCESS(clk)BEGINIF start=1 THEN SCO=0;ELSIF clkevent AND clk=1 THENIF SCO49999999 THEN SCO=SCO+1;ELSE SCO=49999999;END IF;END IF;IF SCO49999999 AND start=0 THEN EN=1;ELSE EN=0;END IF;END PROCESS;and2:PROCESS(EN,clk1)BEGINbclk=clk1 AND EN;END PROCESS;END behave;模块元件符号：5、 顶层文件原理图：时序仿真图： 由时序仿真图可知，此设计符合实验要求，在上述顶层文件原理图中，F