锁存器与触发器.ppt

第4章锁存器和触发器 第四章锁存器和触发器 4 1概述4 2锁存器4 2 1SR锁存器的基本原理4 2 2D锁存器的基本原理4 3触发器4 3 1RS型触发器的基本原理4 3 2JK触发器的基本原理4 3 3D触发器的基本原理 4 1概述 大多数数字系统中 除了需要具有逻辑运算和算术运算功能的组合逻辑电路外 还需要具有存储功能的电路 而构成存储电路的基本存储单元便是锁存器和触发器 锁存器与触发器是数字系统中的基本单元 具有存储功能 它能够存储一位二进制数字 因此 它们是一个具有记忆功能的基本数字逻辑电路 4 1概述 无论锁存器还是触发器都有0和1两个输出状态 都有控制输出状态的输入端 但只有触发器具有使能输出状态变化的触发端 加在锁存器或触发器输入端 使其输出状态改变的信号 称作驱动信号又称激励信号 为叙述方便 有时也简称输入信号 若通过输入端加入驱动信号使锁存器或触发器的新状态为1 则可以说存储了1 若通过输入端加入驱动信号使锁存器或触发器的新状态为0 则可以说存储了0 4 1概述 有时锁存器和触发器这两个名词可以互换使用 因为它们都可以存储二进制信号 但是二者有区别 主要表现在锁存器是对脉冲电平敏感的存储电路 在特定输入脉冲电平作用下改变状态 触发器是对脉冲边沿敏感的存储电路 在时钟脉冲的上升沿或下降沿的变化瞬间改变状态 4 1概述 1 对锁存器和触发器的基本要求为了实现记忆1位二值信号的功能 锁存器和触发器必须具备以下两个基本特点 具有两个能自行保持的稳定状态 用来表示逻辑状态的0和1 或二进制数的0和1 在触发信号的操作下 根据不同的输入信号可以置成1或0状态 4 1概述 2 锁存器与触发器的现态和次态锁存器与触发器接收信号之前的状态叫做现态 用表示 锁存器与触发器接收信号之后的状态叫做次态 用表示 现态和次态是两个相邻的离散时间里锁存器与触发器输出端的状态 它们之间的关系是相对的 某一时刻锁存器与触发器的次态就是下一个相邻时刻锁存器与触发器的现态 4 1概述 3 锁存器与触发器的分类 锁存器按照逻辑功能的不同 主要有SR型和D型 触发器按照逻辑功能的不同 主要有RS型触发器 JK型触发器 D型触发器和T型触发器等 4 2锁存器 在组合电路中 输入信号一旦消失 输出信号也就跟着消失了 而锁存器的输入信号一旦出现 输出信号不仅出现 而且在输入信号消失之后仍然存在 一旦状态被确定 就能自行保持 直到有外部信号作用时才有可能改变 4 2 1SR锁存器的基本原理 1 基本SR锁存器基本SR锁存器是由两个相互交叉的或非门而构成的 如图 a 所示 图 b 所示为其逻辑符号 4 2 1SR锁存器的基本原理 电路有两个输入端 其中S端称为置位 1 端 R端称为复位端或清零 0 端 按照逻辑图 可以列出输出端和的逻辑表达式 根据以上两式 可得基本SR锁存器的功能表 如表4 1所示 4 2 1SR锁存器的基本原理 4 2 1SR锁存器的基本原理 当S R 0时 对应表4 1的第1行 根据式 4 2 1 和式 4 2 2 这两个输入信号对两个或非门的输出和不起作用 电路状态保持不变 可存储1位二进制数据 表4 1的第2 3行分别为锁存器的置0和置1操作 在Q 0 R 0的条件下 当S端出现逻辑1电平时 端输出电压下降 电路便迅速转换为Q 1状态 若原来状态为Q 1 则S端出现的1电平不改变其状态 电路是对称的 置0操作将使锁存器置为Q 0 4 2 1SR锁存器的基本原理 当S R 1时 对应表4 1中的第4行 根据上述两式 锁存器处在既非1 又非0的不确定状态 若S和R同时回到0 则无法预先确定锁存器将回到1状态还是0状态 因此 在正常工作时 输入信号应遵守SR 0的约束条件 也就是说不允许S R 1 基本SR锁存器的保持和置0 置1功能 是一个存储单元应具备的基本功能 其典型工作波形如图4 2所示 4 2 1SR锁存器的基本原理 图4 2基本SR锁存器的典型工作波形图 4 2 1SR锁存器的基本原理 例4 1图4 1 a 中基本SR锁存器的S R端输入波形如图4 3所示 试画出和对应的波形 解 根据表4 1可以画出和端的波形如图4 3所示 需要注意 虽然图中 两处输入信号违反了SR锁存器的约束条件 出现S R 1 使的情况 但是 如果S和R的1电平不同时撤消 此后的输出状态仍然是可以确定的 如图4 3中 所示 而在 处 由于S和R的高电平同时撤消 所以锁存器以后的状态将无法确定 从而失去对它的控制 在实际应用中必须避免出现这种情况 4 2 1SR锁存器的基本原理 图4 3例4 1的波形图 4 2 1SR锁存器的基本原理 基本SR锁存器也可以用与非门构成 其逻辑原理图和逻辑符号如图4 4所示 图4 4用与非门构成的基本SR锁存器 4 2 1SR锁存器的基本原理 图4 4 a 中的两个与非门是用其等效符号表示的 由图可得该锁存器的逻辑表达式为 根据上式可以分析出和为不同状态组合时锁存器的状态 如表4 2所示 4 2 1SR锁存器的基本原理 当输入为时 该锁存器处于不确定状态 因此工作时应当受到的条件约束 即同样应遵守的约束条件 与前述或非门构成的基本SR锁存器不同 这种锁存器的输入信号和以逻辑0作为有效作用信号 因而在图4 4 b 的逻辑符号中 输入端在方框外侧用小圆圈表示 为了区别 这种锁存器有时也称为基本锁存器 4 2 1SR锁存器的基本原理 2 逻辑门控SR锁存器前面我们讨论的基本SR锁存器的输出状态是由输入信号S或R直接控制的 而图4 5 a 所示电路在基本SR锁存器前增加了一对逻辑门G3 G4 用锁存使能信号E控制锁存器在某一指定时刻根据S R输入信号确定输出状态 这种锁存器称为逻辑门控SR锁存器 与基本SR锁存器相比 逻辑门控SR锁存器增加了锁存使能输入端E 通过控制E端电平 可以实现多个锁存器同步进行数据锁存 也称为同步SR锁存器 4 2 1SR锁存器的基本原理 图4 5逻辑门控SR锁存器 4 2 1SR锁存器的基本原理 由图4 5 a 可知 输入信号S R要经过门G3和G4传递 这两个门同时受E信号控制 当E为0时 G3和G4被封锁 S R端的电平不会影响锁存器的状态 当E为1时 G3和G4打开 将S R端的信号传送到基本SR锁存器的输入端 从而确定和端的状态 显然 当E为1时 逻辑门控SR锁存器的功能与表4 1一致 若这时输入信号S R 1 则 锁存器处于不确定状态 当E恢复为0时 由于Q3 Q4同时回到0 由G1 G2构成的基本SR锁存器出现图4 3中 所指示的情况 将不能确定锁存器的状态 因此 这种锁存器必须严格遵守SR 0的约束条件 4 2 1SR锁存器的基本原理 图4 5 b 所示是逻辑门控SR锁存器的逻辑符号 其方框内用C1和1R 1S表达内部逻辑之间的关联关系 C表示这种关联属于控制类型 其后缀用标识序号 1 表示该输入的逻辑状态对所有以 1 作为前缀的输入起控制作用 输入R和S受C1的控制 故R和S之前分别以标识序号 1 作为前缀 图4 5 b 所示的逻辑符号有两个输出端 分别以和命名 端的小圆圈表示方框外部的逻辑状态永远是内部的逻辑非状态 而端状态则永远与内部状态一致 这样 不通过图4 5 a 所示的逻辑电路 仅从抽象的逻辑符号也可以理解逻辑门控SR锁存器各输入 输出信号之间的逻辑关系 4 2 1SR锁存器的基本原理 例4 2图4 5 a 所示逻辑门控SR锁存器的E S R的波形如图4 6中虚线上边所示 锁存器的原始状态为 0 1 试画出 和的波形 解 从图4 5 a 所示的逻辑电路图得 于是 可根据E S和R的波形画出和的波形 图4 5 a 中G1 G2构成基本SR锁存器 再根据表5 1即可画出和的波形 全部波形如图4 6所示 4 2 1SR锁存器的基本原理 图4 6例4 2的波形图 4 2 2D锁存器的基本原理 1 逻辑门控D锁存器消除逻辑门控SR锁存器不确定状态的最简单方法是在图4 5 a 所示电路的S和R输入端连接一个非门G5 从而保证S和R不同时为1的条件 其电路结构如图4 7 a 所示 它只有两个输入端 数据输入D和使能输入E 4 2 2D锁存器的基本原理 图4 7逻辑门控的D锁存器 4 2 2D锁存器的基本原理 当E 0时 G3和G4输出均为0 使G1 G2构成的基本SR锁存器处于保持状态 无论D信号怎样变化 输出和均保持不变 当需要更新状态时 可将门控信号E置1 此时 根据送到D端新的二值信息将锁存器置为新的状态 如果D 0 无论基本SR锁存器原来状态如何 都将使 0 1 反之 则将锁存器置为1状态 如果D信号在E 1期间发生变化 电路提供的信号路径将使Q端信号跟随D而变化 在E由1跳变为0以后 锁存器将锁存跳变前瞬间D端的逻辑值 可以暂存1位二进制数据 4 2 2D锁存器的基本原理 表4 3以表格形式对D锁存器的功能做了概括 图4 7 b 所示是D锁存器的逻辑符号 其中 C1和1D表示二者是关联的 C1控制着1D的输入 4 2 2D锁存器的基本原理 2 传输门控D锁存器图4 8 a 所示是另一种D锁存器的电路结构 多见于CMOS集成电路 它与图4 7 a 所示电路的逻辑功能完全相同 但数据锁存不使用逻辑门控 而是在双稳态电路基础上增加两个传输门TG1和TG2实现的 4 2 2D锁存器的基本原理 图4 8传输门控D锁存器 4 2 2D锁存器的基本原理 图4 8传输门控D锁存器 4 2 2D锁存器的基本原理 电路中 E是锁存使能信号 当E 1时 0 C 1 TG1导通 TG2断开 输入数据D经G1 G2两个非门 使 如图4 8 b 所示的简图所示 显然 这时Q端跟随输入信号D的变化 当E 0时 1 C 0 TG1断开 TG2导通 构成类似双稳态电路 如图4 8 c 所示 由于G1 G2输入端存在的分布电容对逻辑电平有暂短的保持作用 此时 电路将被锁定在E信号由1变0前瞬间D信号所确定的状态 读者可用表4 3来验证图4 8 a 所示电路的逻辑功能 由于逻辑功能完全相同 所以传输门控D锁存器的逻辑符号仍如图4 7 b 所示 4 2 2D锁存器的基本原理 例4 3图4 8 a 所示电路的输入信号D E的波形如图4 9虚线上边所示 画出和输出波形 解 根据图4 8 b c 每当E 1时 Q端波形跟随D端变化 当E跳变为0时 锁存器保持在跳变前瞬间的状态 可以画出和波形 如图4 9虚线下边所示 4 2 2D锁存器的基本原理 图4 9例4 3的波形图 4 2 2D锁存器的基本原理 3 集成D锁存器简介图4 10所示为中规模集成的CMOS八D锁存器74HC HCT373的内部逻辑电路图 其核心电路是8个如图4 8 a 所示的传输门控D锁存器 8个锁存器共用同一对互补的门控信号和 这对门控信号又由锁存使能信号LE驱动 当LE为高电平时允许所有D锁存器动作 更新它们的状态 低电平时则保持8位数据不变 8个D锁存器输出端都带有三态门 当输出三态门使能信号为低电平时 三态门有效 输出锁存的信号 当为高电平时 输出处于高阻状态 这种三态输出电路 一方面使锁存器与输出负载得到有效隔离 更重要的是使74HC HCT373可以方便地应用于微处理机或计算机的总线传输电路 4 2 2D锁存器的基本原理 图4 1074HC HCT373八D锁存器的内部逻辑图 4 2 2D锁存器的基本原理 根据和的不同电平 74HC HCT373可分为三种工作模式 使能和读锁存器 传送模式 锁存和读锁存器 锁存和禁止输出 表4 4所示为其功能表 4 3触发器 如前所述 D锁存器在使能信号E为逻辑1期间更新状态 在图4 11 a 所示的波形图中以加粗部分表示这个敏感时段 在这期间 它的输出会随输入信号变化 从而使很多时序逻辑功能不能实现 比如我们在后续课程中学到的移位寄存器和计数器 实现这些功能要求存储电路对时钟信号的某一边沿敏感 而在其他时刻保持状态不变 不受输入信号变化的影响 这种在时钟脉冲边沿作用下的状态刷新称为触发 具有这种特性的存储单元电路称为触发器 不同电路结构的触发器对时钟脉冲的敏感边沿可能不同 分为上升沿触发和下降沿触发 一般以CP命名上升沿触发的时钟信号 触发边沿如图4 11 b 波形中的箭头所示 以命名下降沿触发的时钟信号 触发边沿如图4 11 c 中的箭头所示 4 3触发器 图4 11锁存器与触发器对使能或时钟信号的不同响应 4 3触发器 在VHDL中 对脉冲电平敏感的锁存器和脉冲边沿敏感的触发器的描述语句是不同的 正因为如此 这里要特别强调锁存器与触发器在概念上的差异 触发器按照其电路结构的不同 可以分为主从触发器和边沿触发器 无论是哪种电路结构 触发器按照其逻辑功能的不同 主要有RS型触发器 JK型触发器 D型触发器和T型触发器等 它们的功能可用特性表 特性方程和状态图来描述 触发器的电路结构与逻辑功能没有必然联系 例如JK触发器既有主从JK触发器 也有边沿JK触发器 每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其他功能的触发器 本节将分别介绍RS型触发器 JK型触发器和D型触发器的工作原理 以及所实现的不同的逻辑功能 4 3 1RS型触发器的基本原理 1 RS型触发器 1 定义在时钟脉冲操作下 根据输入信号R S的取值不同 凡是具有置0 置1和保持功能的电路 都叫做RS型时钟触发器 简称RS型触发器或RS触发器 2 逻辑符号 特性表和特性方程如图4 12所示是RS触发器的逻辑符号 表4 5是它的特性表 从特性表可以看出 其功能是符合RS型触发器的定义的 根据特性表 可以得出RS型触发器的特性方程为 4 3 1RS型触发器的基本原理 图4 12RS触发器的逻辑符号 4 3 1RS型触发器的基本原理 2 主从RS型触发器 1 电路组成及逻辑符号如图4 13 a 所示为主从RS触发器的逻辑电路图 它由两个同步RS锁存器级联构成 其中G5 G6 G7 G8构成的同步锁存器叫做主触发器 其控制信号为CP G1 G2 G3 G4构成的同步锁存器叫做从触发器 其控制信号为 4 3 1RS型触发器的基本原理 图4 13主从RS触发器 4 3 1RS型触发器的基本原理 图4 13 b 为主从RS触发器的逻辑符号 CP端的小圆圈表示只有当CP下降沿到来时 触发器的端和端才会改变状态 其中符号 表示延迟 其含义为 在CP 1期间 触发器接收R S输入端输入的信号 但触发器的状态不会由于输入信号状态的变化而变化 而是直至CP下降沿到来时 端和端才会改变状态 4 3 1RS型触发器的基本原理 2 工作原理在主从RS触发器中 接收输入信号和输出信号时分两步进行 接收输入信号的过程在CP 1期间 主触发器接收输入信号 从触发器保持原来的状态不变 当CP 1时 主触发器的控制门G7 G8被打开 触发器可以接收输入信号R S 主触发器的输出为 4 3 1RS型触发器的基本原理 由 从触发器的控制门G3 G4被封锁 因此其状态不会发生改变 即 输出信号的过程当CP下降沿到来时 主触发器的控制门G7 G8被封锁 在CP 1期间接收的内容被储存起来 同时 从触发器的控制门G3 G4被打开 主触发器将其接收的内容送入从触发器 输出端的状态随之改变 在CP 0期间 由于主触发器被封锁 将保持原有的状态不变 因此受其控制的从触发器的状态也不可能发生改变 4 3 1RS型触发器的基本原理 综上所述可得 其特性表如表4 6所示 4 3 1RS型触发器的基本原理 3 主要特点 主从控制 时钟脉冲触发 在主从RS触发器中 主 从触发器的状态受到CP脉冲的控制 其工作过程可概括为 CP 1期间接收信号 当CP下降沿到来时触发器状态更新 R S之间仍存在约束 由于主从RS触发器是由同步RS锁存器组合而成的 所以 在CP 1期间 R S的取值应遵循同步RS锁存器的要求 即不能同时为有效电平 R S不能同时为1 4 3 1RS型触发器的基本原理 4 异步输入端的作用图4 14是带有异步输入端的主从RS触发器的逻辑符号 其中R S叫做同步输入端 加在两输入端的信号能否进入触发器而被接收 受时钟脉冲CP的同步控制 CP信号没到来时 它们对触发器不起作用 称为直接复位和置位端 低电平有效 4 3 1RS型触发器的基本原理 当 0 1时 触发器被直接复位到0状态 0 当 1 0时 触发器被直接置位到1状态 1 值得注意的是 这里 不能同时输入有效信号 即不能出现 0的情况 否则触发器将出现非正常的状态 图4 14带异步输入端的主从RS触发器逻辑符号 4 3 2JK触发器的基本原理 1 JK型触发器 1 定义在时钟脉冲操作下 根据输入信号J K的取值不同 凡是具有保持 置0 置1 翻转功能的电路 都称为JK型时钟触发器 简称为JK型触发器或JK触发器 2 逻辑符号 特性表和特性方程图4 15所示是JK触发器的逻辑符号 表4 7是它的特性表 显而易见 特性表中所反映的功能是符合JK型触发器的定义的 特性方程为 4 3 2JK触发器的基本原理 图4 15JK触发器的逻辑符号 4 3 2JK触发器的基本原理 2 JK触发器的工作原理 1 主从JK触发器主从JK触发器是为解决主从RS触发器的约束问题而设计的 电路组成及逻辑符号主从JK触发器是在主从RS触发器的基础上 把引回到门G7的输入端 把引回到门G8的输入端 并把输入端S改为J R端改为K而构成的 具体电路如图4 16 a 所示 图4 16 b 为主从JK触发器的逻辑符号 4 3 2JK触发器的基本原理 a 逻辑电路图 b 逻辑符号图4 16主从JK触发器 4 3 2JK触发器的基本原理 工作原理由于主从JK触发器是在主从RS触发器的基础上改变形成的 对比图4 13 a 和图4 16 a 两电路中门G7 G8的输入可以得出 代入主从RS触发器的特性方程可得 代入其约束条件后得 即在主从JK触发器中 不存在约束条件 4 3 2JK触发器的基本原理 主从JK触发器的特性表见4 8 该表直观地描述了主从JK触发器的逻辑功能 次态与现态和输入J K间的逻辑关系 4 3 2JK触发器的基本原理 主要特点优点 主从控制脉冲触发 功能完善 输入信号J K之间没有约束 是一种应用十分灵活和方便的时钟触发器 缺点 存在一次变化问题 即主从JK触发器中的主触发器 在CP 1期间其状态能且只能变化一次 这种变化可以是输入信号J或K变化引起的 也可以是干扰脉冲引起 因此其抗干扰能力还需进一步提高 4 3 2JK触发器的基本原理 由图可以看出 若在CP 0期间 设 则当CP跳变到1时 因 门G8被封锁 输入信号只能从J端输入 若此时J输入信号为1 则主触发器状态 之后无论J如何变化 其状态都不会再改变了 这就是一次变化问题 同理可分析 时 门G7被封锁 输入信号只能从K端输入的情况 若干扰信号在有用信号之前输入触发器 则将会造成触发器状态出错 4 3 2JK触发器的基本原理 2 边沿JK触发器 逻辑符号边沿JK触发器的逻辑符号如图4 17所示 由逻辑符号可以看出 边沿JK触发器和主从JK触发器的区别是边沿JK触发器没有延迟 在CP 1期间 J K输入端信号的变化不会影响触发器的状态 只有当CP下降沿到来时 才接收J K端的信号输入 使触发器状态改变 由于触发器是在CP脉冲的边沿改变状态 故称为边沿JK触发器 4 3 2JK触发器的基本原理 工作原理由于边沿JK触发器和主从JK触发器的功能相同 因此其特性方程基本不变 特性方程为 CP下降沿时刻有效 4 3 2JK触发器的基本原理 图4 17边沿JK触发器的逻辑符号 4 3 2JK触发器的基本原理 图4 18边沿JK触发器波形 工作波形图边沿JK触发器的工作波形图如图4 18所示 4 3 2JK触发器的基本原理 主要特点时钟脉冲边沿控制 在CP上升沿或下降沿的瞬间 加载J端和K端的信号才会被接收 从而改变触发器的状态 抗干扰能力极强 工作速度很高 因为只要在CP触发沿瞬间J K的值是稳定的 触发器就能够可靠地按照特性方程的规定更新状态 在其他时间里 J K的变化不会影响触发器的状态 由于是边沿控制 需要的输入信号建立时间和保持时间都极短 所以它的工作速度可以很高 功能齐全 使用灵活方便 在CP边沿的控制下 根据J K取值的不同 边沿JK触发器具有保持 置0 置1 翻转4种功能 是全功能性的电路 4 3 2JK触发器的基本原理 3 集成JK触发器简介图4 19 a 是TTL型集成边沿JK触发器74LS112的引脚排列图 该集成电路采用双列直插式16引脚封装 内部集成了2组边沿JK触发器 和端分别为触发器的直接复位和置位端 用于将触发器直接置0或置1 低电平有效 CP为触发器的时钟脉冲输入端 采用脉冲下降沿触发 2组触发器共用电源 4 3 2JK触发器的基本原理 图4 19边沿JK触发器引脚排列图 4 3 2JK触发器的基本原理 图4 19 b 是CMOS型集成边沿JK触发器CC4027的引脚排列图 采用双列直插式16引脚封装 内部集成了2组边沿JK触发器 和分别为触发器的直接复位和置位端 用于将触发器直接置0或置1 高电平有效 CP为触发器的时钟脉冲输入端 采用脉冲上升沿触发 2组触发器共用电源 4 3 3D触发器的基本原理 1 D型触发器 1 定义在时钟脉冲操作下 凡是具有置0 置1功能的电路 都叫做D型时钟触发器 简称为D型触发器或D触发器 2 逻辑符号 特性表和特性方程如图4 20所示 是D型触发器的逻辑符号 表4 10所示是它的特性表 由特性表可以得出结论 其功能是符合D型触发器的定义的 4 3 3D触发器的基本原理 图4 20D触发器逻辑符号 D触发器特性方程为 CP下降沿时刻有效 4 3 3D触发器的基本原理 2 D触发器的基本原理 1 电路组成及逻辑符号如图4 21 a 所示是用两个同步D锁存器级联起来构成的边沿D触发器 它虽然具有主从结构形式 但却是边沿控制的电路 图4 21 b 为其逻辑符号 4 3 3D触发器的基本原理 图4 21边沿D触发器 4 3 3D触发器的基本原理 2 工作原理图4 21所示为具有主从结构形式的边沿D触发器 由两个同步D锁存器组成 主触发器受CP操作 从触发器用管理 CP 0时的情况CP 0时 门G7 G8被封锁 门G3 G4打