实验5 计数器及其应用.doc

湖南城市学院 数电实验实验5 计数器及其应用一、实验目的1. 学会用集成电路构成计数器的方法。2. 掌握中规模集成计数器的使用及功能测试方法。3. 运用集成计数器构成1/N分频器。二、实验原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。1、 用D触发器构成异步二进制加法/减法计数器图5-1 3位二进制异步加法器如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图5-2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示：图5-3 74LS90的引脚排列图表5-1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号 （a）引脚排列 (b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端， 为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。其功能表如下：表5-2 74LS192的功能表 输入 输出MRP3P2P1P0Q3Q2Q1Q0 1 0000 0 0 dcbadcba 0 1 1 加计数 0 1 1 减计数4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。它的管脚排列如图5-5所示：图5-5 74LS161管脚排列图 它的功能表如下：表5-3 74LS161功能表从逻辑图和功能表可知，该计数器具有清零信号/MR，使能信号CEP，CET，置数信号PE，时钟信号CP和四个数据输入端P0P3，四个数据输出端Q0Q3，以及进位输出TC，且TC=Q0Q1Q2Q3CET。5、计数器的级连使用一个十进制计数器只能显示09十个数，为了扩大计数器范围，常用多个十进制计数器级连使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号来驱动下一级计数器。下图是由74LS192利用进位输出控制高一位的加计数端构成的加数级连示意图： 图5-6 74LS192级连示意图 6、实现任意进制计数（1）用复位法获得任意进制计数器假定已有一个N进制计数器，而需要得到一个M进制计数器时，只要MN，用复位法使计数器计数到M时置零，即获得M进制计数器。如下图5-5所示为一个由74LS192十进制计数器接成的6进制计数器。图5-7 6进制计数器（2）利用预置功能获得M进制计数器下图为用三个74LS192组成的421进制的计数器。图5-8 421进制计数器外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下可靠置“0”。图5-7是一个特殊的12进制的计数器电路方案。在数字钟里，对十位的计时顺序是1、2、3、11、12，即是12进制的，且无0数。如下图所示，当计数到13时，通过与非门产生一个复位信号，使74LS192(第二片的时十位)直接置成0000，而74LS192(第一片)，即时的个位直接置成0001，从而实现了从1开始到12的计数。图5-9 特殊的12进制计数器三、实验设备与器材1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。3、双踪示波器，数字万用表，脉冲源。4、芯片74LS00、74LS10、74LS04、74LS32、74LS192（或CC40192），74LS90，74LS161。74LS248（74LS48）四、实验内容及实验步骤 以下实验均在扩展板上进行，具体的芯片插法与前述实验相同，区别在于芯片的功能 引脚不同，芯片之间的连接方法不同。1、 用D触发器构成3位二进制异步加法计数器。 按图5-1连线，清零脉冲CR接至逻辑电平开关输出插孔，将低位CP端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑开关电平显示插孔，各接高电平“1”。 清零后，逐个送入单次脉冲，观察并列表记录Q3Q0的状态。 将单次脉冲改为1Hz的连续脉冲，观察并列表记录Q3Q0的状态。 将1Hz的连续脉冲改为1KHz的连续脉冲，用示波器观察CP、Q3、Q2、Q1、Q0端的波形，描绘之。 2、 用D触发器构成3位二进制异步减法计数器。实验方法及步骤同上，记录实验结果。3、测试74LS90的逻辑功能计数脉冲由单次脉冲源提供，如果从A端输入，从QA端输出，则是二进制计数器；如果从B端输入，从QD，QC，QB输出。则是异步五进制加法计数器；当QA和B端相连，时钟脉冲从A端输入，从QD，QC，QB，QA端输出，则是8421码十进制计数器；当A端和QD端相连，时钟脉冲从B端输入，从QD，QC，QB，QA端输出，则是5421码十进制计数器。输出端QD、QC、QB、QA接一译码器74LS248（或74LS48），经过译码后接至数码管单元的共阴数码管。按表5-1逐项测试并判断该集成块的功能是否正常。 3、测试74LS192（或CC40192）的逻辑功能计数脉冲由单次脉冲源提供，清除端、置数端、数据输入端P3、P2、P1、P0分别接至逻辑电平输出插孔，输出端Q3、Q2、Q1、Q0接一译码器74LS248（或74LS48），经过译码后接至数码管单元的共阴数码，非同步进位输出端与非同步借位输出端接逻辑电平显示插孔。按表5-2逐项测试并判断该集成块的功能是否正常。具体的接法请参考附录和有关资料。4、测试74LS161的逻辑功能具体的测试方法同实验内容2，3，只是74LS161的管脚分布不同，功能不同。同样需要将74LS161的输出经过译码后在数码管上显示出来，关于74LS161的功能及用法，74LS248的功能及用法请参考有关资料。5、 如图5-6所示，用两片74LS192组成二位十进制加法计数器，输入1Hz的连续脉冲，进行由00到99的累加计数，并记录之。同样可以将74LS192的输出端接译码器，用二个数码管来显示其计数情况。6、将二位十进制加法计数器改为二位十进制减法计数器，实现由99到00的递减计数，并记录之。具体的实现方法请自己查阅有关资料，画出详细的接线图，在扩展板上实现。 7、按图5-7电路进行实验，记录实验结果，并仔细分析实验原理。 8、按图5-8电路进行实验，记录实验结果，并仔细分析实验原理。9、按图5-9电路进行实验，记录实验结果，并仔细分析实验原理。五、实验预习要求