实验二不同描述加法器设计.ppt

实验二加法器设计,程序设计方法图形输入方法,一、实验目的：1、学习和掌握半加器全加器的工作原理和设计方法；2、熟悉EDA工具QuartusII的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。3、掌握组合逻辑电路在Quartus中的图形输入方法及文本输入方法，掌握层次化设计方法。4、掌握半加器、全加器采用不同的描述方法。二、实验内容：（1）完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个硬件符号入库（2）建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试（3）采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器（4）实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。,实验二加法器设计（一）,三、实验步骤：,1、建立一个Project。2、编辑一个VHDL程序要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。4、建立一个波形文件。（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真,（一）、半加器,半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路,逻辑图,CO=AB,h-adder1真值表描述h-adder2行为描述h-adder3结构描述,半加器的几种描述方法,实验任务1、半加器真值表描述方法,-半加器真值表描述方法LIBRARYIEEE;-行为描述半加器USEIEEESTD_LOGIC_1164.ALL；ENTITYh-adder1ISPORT(a,b:INSTD-LOGIC;so,co:OUTSTD-LOGIC);ENDh-adder1;ArchitectureFH1OFh-adder1ISSingalabc:STD-LOGIC_vector(1downto0);BeginabcSOSOSOSOUNLL;ENDCASE;ENDPROCESS;ENDARCHITECTUREFH1;,LIBRARYIEEE;-行为描述(抽象描述结构体的功能)USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderis-半加器PROT(A,B:INSTD_LOGIC;S,C0:OUTSTD_LOGIC);ENDhalf_adder;ARCHITECTUREbe_half_adderOFhalf+adderISBEGINPROCESS(A,B)BEGINIF(A=0ANDB=0)THENS=0;C0=0;ELSIF(A=0ANDB=1)THENS=1;C0=0;ELSIF(A=1ANDB=0)THENS=1;C0=0;ELSES=0;C0=1;ENDIF;ENDPROCESS;ENDbe_half_adder;,实验任务2(二进制加法运算规则描述）,0+0=00+1=11+0=11+1=0；C=1;,LIBRARYIEEE;-行为描述半加器（按逻辑表达式）USEIEEESTD_LOGIC_1164.ALL；ENTITYh-adder2ISPORT(a,b:INSTD-LOGIC;so,co:OUTSTD-LOGIC);ENDh-adder2;ArchitectureFH1OFh-adder2ISBeginso=aXORb;co=aANDb;ENDARCHITECTUREFH1;,CO=AB,实验任务3按逻辑表达式设计,libraryIEEE;useIEEE.STD_LOGIC_1164.all;entityhalf_adderisport(a:inSTD_LOGIC;b:inSTD_LOGIC;sum:outSTD_LOGIC;co:outSTD_LOGIC);endhalf_adder;architecturehalf_adderofhalf_adderissignalc,d:std_logic;beginc=aorb;d=anandb;co=notd;sums);-例化ENDARCHITECTUREmix;,逻辑图,图形输入加法器设计（三）,Quartus原理图输入设计：1、建立工程项目（工程目录，名称和选择合适器件2、编辑设计图形文件（放置元件，连线，设定输入输出管脚名称）3、编译设计图形文件（检查电路是否有错）4、时序仿真设计（仿真波形验证设计结果）5、生成元件符号为高层电路调用File/newprojectwizard建立工程选择项目存放目录：,实验目的：1、了解加法器的基本原理。掌握组合逻辑电路在Quartus中的图形输入方法及文本输入方法。2、学习和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具QuartusII和Modelsim的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。4、掌握半加器设计方法5、掌握全加器的工作原理和使用方法,电路原理图输入方法,实验步骤1、启动Quartus2、建立新工程NEWPROJECT3、设定项目保存路径项目名称顶层实体名称4、建立新文件BlokDiagram/SchematicFile5、保存文件FILE/SAVE6、原理图设计输入元件符号放置通过EDIT-SYMBOL插入元件或点击图标元件复制元件移动元件转动元件删除管脚命名PIN_NAME元件之间连线（直接连接，引线连接）7、保存原理图8、编译：顶层文件设置，PROJECT-SetasTop-Level开始编译processing-StartCompilation,编译有两种：全编译包括分析与综合（Analysis-4位串行进位加法器设计USEieee.std_logic_1164.all;USEIEEESTD_LOGIC_UNSINGEND.ALLENTITYADD4BISPORT(CIN:INSTD_LOGIC;输入低位进位A:INSTD_LOGIC_VECTOR(3DOWNTTO0);-输入4位二进制数B:INSTD_LOGIC_VECTOR(3DOWNTTO0);-4位被加数SO:outSTD_LOGIC_VECTOR(3DOWNTTO0);-4位和COUT:outSTD_LOGIC);-高位进位输出END;,ARHITECTUREARTOFADDER4BISBEGINprocess(a,b)variablecq,qqsq:STD_logic_vector(3downto0);beginqq(0):=not(a(0)XORB(0);-低位相加sq(0):=not(qq(0)XORNOT(CIN);-并产生进位IF(A(0)XORB(0)=1)THENcq(0):=cin;elsecq(0):=a(0);endif;qq(1):=not(A(1)xornot(b(1);-第二位与前一进位相加并产生进位sq(1):=not(qq(1)xornot(cq(0);IF(A(1)XORB(1)=1)THENcq(1):=cq(0);-位相加，产生进位elsecq(1):=a(1);endif;-,qq(2):=not(A(2)xornot(b(2);sq(2):=not(qq(2)xornot(cq(1);IF(A(2)XORB(2)=1)THENcq(2):=cq(1);elsecq(2):=a(2);endif;-qq(3):=not(A(3)xornot(b(3);sq(3):=not(qq(3)xornot(cq(2);-前一位位进位于高位相加并产生进位IF（A(3)XORB(3)=1)THENcq(3):=cq(2);-与高位相加并产生进位elsecq(3):=a(3);endif;-cout=cq(3);so=sq;endprocess;ENDARCHITECTUREART;,实验前，要求做好实验预习，掌握运算器ALU的特性，实验过程中，要认真进行实验操作，仔细思考实验有关的内容，把自己想得不太明白的问题通过实验去理解清楚，争取得到最好的实验结果，达到预期的实验教学目的。试验完成后，写出实验报告。,4位超前进位加法器,LIBRARYIEEE;USEIEEESTD_LOGIC_1164.ALL;ENTITYadder4ISPORT(a,b：INSTD_LOGIC_VECTOR(3DOWNTO0)ci：INSTD_LOGIC;sum：OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout：OUTSTD_LOGIC);ENDadde4r；ARCHITECTURErtl_adder4OFadder4ISSIGNALg,p,c：STD_LOGIC_VECTOR(3DOWNTO0)；BEGINp(0)=a(0)ORb(0);p(1)=a(1)ORb(1);p(2)=a(2)ORb(2);g(0)=a(0)ANDb(0);,g(1)=a(1)ANDb(1);g(2)=a(2)ANDb(2);g(3)=a(3)ANDb(3);c(0)=g(0)OR(p(0)ANDci);c(1)=g(1)OR(p(1)ANDg(0)OR(p(1)ANDp(0)ANDci);c(2)=g(2)OR(p(2)ANDg(1)OR(p(2)ANDp(1)ANDg(0)OR(p(2)ANDp(1)ANDp(0)ANDci);c(3)=g(3)OR(p(3)ANDg(2)OR(p(3)ANDp(2)ANDg(1)OR(p(3)ANDp(2)ANDp(1)ANDg(0)OR(p(3)ANDp(2)ANDp(1)ANDp