数字电子技术第五章.ppt

第五章 时序逻辑电路,内容提要,1. 了解时序逻辑电路的特点、功能表示方法和分类,2. 重点掌握时序逻辑电路的基本分析方法和设计方法及典型电路,3. 重点典型的时序电路计数器、寄存器等。,一、时序电路的特点,1. 定义,任何时刻电路的 输出，不仅和该时刻 的输入信号有关，而 且还取决于电路原来 的状态。,2. 电路特点,(1) 与时间因素 (CP) 有关；,(2) 含有记忆性的元件(触发器)。,输 入,输 出,概 述,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、 顺序脉冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,5.1.1 时序电路的基本分析方法,1. 分析步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP 触 发 沿,特性方程,输出方程,状态方程,计算,5.1 时序电路的基本分析和设计方法,2. 分析举例,写方程式,时钟方程,输出方程,(同步电路),驱动方程,状态方程,特性方程,(Moore 型),例 5.1.1,解,计算，列状态转换表,画状态转换图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有 形成循环。,不能自启动：,无效状态形成循环。,0 0 1,1,0 1 1,1,1 0 1,1,1 1 1,1,0 0 0,1,0,0 1 0,1,1 0 0,1,1 1 0,/Y,画时序图,CP下降沿触发,Q2,Q1,Q0,0 0 0,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,0 0 0,Y,Mealy型,例 5.1.2,时钟方程,输出方程,驱动方程,状态方程,解,写方程式,计算出状态 转换表,状态图,000,001,/00,010,/00,011,/00,100,/00,101,/00,110,0/00,111,0/00,0/01,1/10,110,111,1/00,能自启动,S/Y1Y2,1/11,画时序图,当 S = 0 时，每 8 个 CP 一个循环；,当 S =1 时，每 6 个 CP 一个循环。,解,时钟方程,驱动方程,状态 方程,(CP 有效),(CP 有效),写方程式,例 5.1.3 异步时序电路,求状态转换表,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,1 0 1 0 0 0 0 0,0 1 1 0 0 1 1 0,0 0 0 1 0 0 0 1,能自启动,画时序图,不画无 效状态,Q0,Q1,Q2,P391 5.1 5.2 5.4,第五章 作业一,成教作业： P173 1 ， 5， 6，,1. 设计的一般步骤,时序逻辑 问题,逻辑 抽象,状态转换 图（表）,状态 化简,最简状态 转换图（表）,电路方程式 （状态方程）,求出 驱动方程,选定触发 器的类型,逻辑 电路图,检查能否 自启动,5.1.2 时序电路的基本设计方法,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,次态卡诺图,000, , ,001,010,011,100,101,例 5.1.3.4,分解过程,特性方程,选用下降沿触发的三个 JK 触发器,得驱动方程,约束项,逻辑图,Y,1,检查能否自启动：,110111000,能自启动,/0,/1,(Moore型),例 5.1.5,按如下状态图设计时序电路。,P/Y1Y2,解,时钟方程,输出方程,选用上升沿触发的 D 触发器,状态方程,驱动方程,= D0,= D1,= D2,逻辑图等 (略),1/1,设计 一个串行数据检测电路，要求输入 3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,例 5.1.6,X/Y,S2和S3为等价状态,状态分配、状态编码、状态图,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,选触发器、写方程式,选 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱 动 方 程,约束项,逻 辑 图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,5.2.1 计数器的特点和分类,一、计数器的功能及应用,1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。,二、计数器的特点,1. 输入信号：,计数脉冲 CP,Moore 型,2. 主要组成单元：,时钟触发器,5.2 计数器 (Counter),三、 计数器的分类,按数制分：,二进制计数器 十进制计数器 N 进制(任意进制)计数器,按计数 方式分：,加法计数器 减法计数器 可逆计数 (Up-Down Counter),按时钟 控制分：,同步计数器 (Synchronous ) 异步计数器 (Asynchronous ),按开关 元件分：,TTL 计数器 CMOS 计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。,3 位二进制同步加法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,5.2.2 二进制计数器,一、二进制同步计数器,(一) 3 位二进制同步加法计数器,设计方法一：,按前述设计步骤进行,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时钟方程：,由状态图可得次态卡诺图,分解后可求得状态方程：,将所求得的状态方程与JK触发器的特性 方程对比，即可得驱动方程：,电路图,由于没有无效状态，电路能自启动。,FF2、FF1、FF0,Q2、Q1、Q0,设计方法二：,按计数规律进行级联,仔细观察计数器的时序图!,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=1时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,可得同样的电路图：,可推导出计数级联规律：,C = Q2n Q1n Q0n, Carry,向高位的进位,n 位二进制同步加法计数器级联规律：,输出方程级联规律：,串行进位,触发器 负载均匀,并行进位,低位触发 器负载重,3 位二进制同步加法计数器的两种接法,Borrow,若用T 触发器：,(二) 3 位二进制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,（设计步骤见P301302）,(三) 二进制同步可逆计数器,单时钟输入二进制同步可逆计数器,加/减 控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0= CPU+ CPD,CPU 和CPD 互相排斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,CPU,CPD,1. 集成 4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0 = D3 D0,1) 74LS161 和 74LS163,(四) 集成二进制同步计数器,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,异步清零,同步置数,同步清零,2) CC4520,使能端 也可作 计数脉 冲输入,计数脉 冲输入 也可作 使能端,异 步 清 零,2. 集成 4 位二进制同步可逆计数器,1) 74191（单时钟）,加计数时CO/BO = Q3nQ2nQ1nQ0n,并行异 步置数,CT = 1,CO/BO = 1时，,2) 74193(双时钟),1、分频的概念： 所谓CP的二分频信号，就是产生一个频率为它的二分之一、周 期为其二倍的信号；三、四分频可递推,2、分频信号波形举例：,CP 二分频 四分频 八分频,同步三分频电路的设计,二四分频电路图为：,CP 三分频 三分频,3、三分频电路的设计：,电路应有三个状态，设其状态图为：,选用两个上升沿触发的JK触发器,采用同步方案，时钟方程：,根据状态图可得次态卡诺图：,状态方程：,驱动方程：,电路图：,解：首先观察二四分频电路的时序图：,时序脉冲产生电路的设计举例：,得：,根据二四分频时序图可得表达式：,所以电路图可以在二四分频电路上做设计：,P391 5.8 5.12,第五章 作业二,成教作业： P173 1 ， 5， 6，,二、二进制异步计数器,1. 框图：,3位二进制异步加法计数器,输入计数脉冲,输出为送给高位的进位信号,CP,C,2. 二进制异步加法计数器状态图,3. 二进制异步加法计数器时序图,CP0 = CP,CP1 = Q0,CP2 = Q1,用三个下降沿触发的JK 触发器,C = Q2n Q1n Q0n,3. 选择触发器,4. 仔细观察时序图，确定时钟方程，输出方程：,5. 确定状态方程，驱动方程：,即每一个都接成 T 触发器，驱动方程：,并行 进位,若采用上升沿触发的 T 触发器,CP0= CP,6. 画出逻辑图：,D 触发器构成的 T 触发器 ( D = Q )， 下降沿触发,若改用上升沿触发的 D 触发器？,(二) 二进制异步减法计数器,0 1 2 3 4 5 6 7 8,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 (J = K = 1) 上升沿触发,CP0= CP,CP1= Q0,CP2= Q1,二进制异步计数器级间连接规律,(三) 集成二进制异步计数器,74197、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,二-八-十六进制计数器的实现,M = 2,计数输出：,M = 8,计数输出：,M = 16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,（8421BCD 码）,一、十进制同步计数器,(一) 十进制同步加法计数器,5.2.3 十进制计数器,1. 框图：,十进制同步加法计数器 8421 BCD码,输入计数脉冲,输出为送给高位的进位信号,CP,C,(一) 十进制同步加法计数器,2.状态图,时钟方程,输出方程,状态方程,选择下降沿、JK 触发器,驱动方程,J0 = K0 = 1,J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n , K3 = Q0n,逻辑图,检查能否自启动,将无效状态1010 1111 代入状态方程：,1010,1011,0100,1110,1111,1000,1100,1011,0100,能自启动,(二) 十进制同步减法计数器,(略),(三) 十进制同步可逆计数器,(略),74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1. 集成十进制同步加法计数器,(四) 集成十进制同步计数器,2. 集成十进制同步可逆计数器,(1) 74190 (单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,(2) 74192 (双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,十进制异步加法计数器,二*、十进制异步计数器,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,时序图,（设计详见P327）,(三) 集成十进制异步计数器,异步清零功能,异步置“9”功能,异步计数功能,M = 2,M = 5,M = 10,CP,CP,74LS290功能表,异步清零,异步置9,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),5.2.4 N 进制计数器,一、利用同步清零或置数端获得 N 进制计数,思 路：,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2. 求归零逻辑表达式；,1. 写出状态 SN 1 的二进制代码；,3. 画连线图。,步 骤：,例 用4位二进制计数器 74163 构成十二进制计数器。,解：,1.,= 1011,2. 归零表达式：,3. 连线图,同步清零,同步置零,1,1,二、利用异步清零或置数端获得 N 进制计数,当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）,思 路：,步 骤：,1. 写出状态 SN 的二进制代码；,2. 求归零逻辑表达式；,3. 画连线图。,例 用二-八-十六进制异步计数器74197构成十二进制计数器。,状态S12的作用： 产生归零信号,异步清零,异步置零,三、提高归零可靠性和计数容量的扩展,(一) 归零法存在的问题和解决办法,各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。,1 1,0,0,1,一种 提高 归零 可靠 性的 方法,计到 S12 = 1100 前：,1,0,1,0,1,计到 S12 = 1100时()：,1 1,0,1,0,0,0,1,CP = 0 之后：,0,1,0,有足够的时间归零,思路： 用 RS 触发器暂存清零信号， 保证有足够的归零时间。,1. 集成计数器的级联,CP,1,CO0,16 16 = 256,四、 计数容量的扩展,CP,1,CO0,1,1. 集成计数器的级联,1 2 4 8,10 20 40 80,10 10 = 100,四、 计数容量的扩展,2. 利用级联获得大容量 N 进制计数器,1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,例,用 74290 构成 六十 进制计数器,N1= 10,N2 = 6,个位,十位,异步清零,个位芯片应逢十进一,60 = 6 10 = N1 N2 = N,2) 用归零法或置数法获得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器。,用 SN 产生异步清零信号：,用 SN1 产生同步置数信号：,先用两片74161构成 256 进制计数器,74162 同步清零，同步置数。,再用归零法将M = 100改为N = 60进制计数器，,即用SN1产生同步清零、置数信号。,先用两片74162构成 1010 进制计数器，,1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；,3.用集成十进制计数器扩展容量后， 终值 SN (或SN1 )的代码由个位、十位、 百位的十进制数对应的 BCD 代码构成。,注 意,常用TTL型MSI计数器一览表,P393 5.13 5.14 5.16（1）、（2） 5.17 （1）、（2）,第五章 作业三,成教作业： P174 8，10， 18，,5.3.1 寄存器的主要特点和分类,一、 概念和特点,(一) 概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,(二) 特点,主要由触发 器构成,一般不对存储内容进行处理。,并行 输入,并行 输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行 输入,串行 输出,5.3 寄存器和读/写存储器 (Register and Random Access Memory),二、 分类,(一) 按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、 串入并出、串入串出),(二) 按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),5.3.2 基本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器 (74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,二 、双 4 位锁存器 (74116),Latch,(一) 引脚排列图和逻辑功能示意图,异步清零,送数 控制,数码并行输入,数码并行输出,(二) 逻辑功能,清零,送数,保持,三、 4 4 寄存器阵列 (74170、74LS170),(一) 引脚排列图和逻辑功能示意图,并行数码输入,数 码 输 出,AW0、AW1, 写入地址码,AR0、AR1, 读出地址码, 写入时钟脉冲, 读出时钟脉冲,(二) 逻辑功能,16个D锁存器 构成存储矩阵,能存放4个字: W0、W1、W2、W3,0,0 0,0 0 0 1,0 0 0 1,0 1,0 0 1 0,0 0 1 0,1 0,0 1 0 0,0 1 0 0,1 1,1 0 0 0,1 0 0 0,1, ,写 入 禁 止,0,0 0,0 0 0 1,0 1,0 0 1 0,1 0,0 1 0 0,1 1,1 0 0 0,1,1 1 1 1,特点: 能同时进行读写; 集电极开路输出,每个字有4位：,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000011,000001,00001,0000,000,00,0,5.3.3 移位寄存器,左移寄存器,Di,左移 输入,左移 输出,驱动方程,状态方程,主要特点：,1. 输入数码在 CP 控制下，依次右移或左移；,2. 寄存 n 位二进制数码。n 个CP完成串行输入，并可 从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。,3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。,二、双向移位寄存器(自学，P351),三、集成移位寄存器,(一) 8 位单向移位寄存器 74164,（二）4 位双向移位寄存器 74LS194(略),结 构 示 意 图,特点：,电路结构简单，计数顺序一般为非自然态序， 用途极为广泛。,5.3.4 移位寄存器型计数器,一、环形计数器,(一) 电路组成,(二) 工作原理,1000,0100,0010,0001,有效循环,0000,1111,0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无 效 循 环,(三) 能自启动的环型计数器,二、扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环,能自启动电路见教材,三、最大长度移位寄存器型计数器 (略),5.4.1 顺序脉冲发生器,顺序脉冲,分类,计数型,移位型,5.4 顺序脉冲发生器、 三态逻辑和微机总线接口,一、计数型顺序脉冲发生器,(一) 由四进制计数器( JK 触发器) 和译码器构成,CP,Q0,Q1,Y0,Y1,Y2,Y3,(二) 由 D 触发器和译码器构成,结果与前同,防止竞争冒险,二、移动位型顺序脉冲发生器,(一) 由环型计数器构成,1000,0100,0010,0001,有效循环,3位二进制计数,译码,缓冲 寄存,三、用 MSI 构成顺序脉冲发生器,5.4.2 三态逻辑和微机总线接口,一、总线结构,总线是多条数据线或地址线控制信号线的简称。,(一) 总线表示方法,(二) 设备性质与总线,(三) 常用器件与总线的连接,1. 两个以上TTL(CMOS)器件输出端不能与同一根总线连接;,2. OC门和 OD门 可以输出端并联(线)后连接总线;,3. 三态逻辑器件的输出端可以连接同一根总线;,二、三态器件和总线设计,(一) 三态器件,三态: 高电平、低电平、高阻态,三态缓冲器的逻辑符号,曾用,国标,美国,原码输出高电平使能,原码输出低电平使能,反码输出高电平使能,反码输出低电平使能,(二) 总线设计,例 1 利用译码器实现 8 个数据共享一根总线,0 0 0,1 0 0,0 1 0,1 1 0,0 0 1,1 0 1,0 1 1,1 1 1,1 0 0,例 2 典型微型计算机总线电路,00,11,(Random Access Memory),存储单元, 存放一位二进制数的基本单元(即位)。,存储容量, 存储器含存储单元的总个(位)数。,存储容量 = 字数（word） 位数（bit）,地址, 存储器中每一个字的编号,2561，2564 一共有 256 个字，需要 256 个地址,10244，10248 一共有 1024 个字，需要 1024 个地址,地址译码, 用译码器赋予每一个字一个地址,N 个地址输入，能产生 2N 个地址,一元地址译码(单向译码、基本译码、字译码),二元地址译码(双向译码、位译码) 行译码、列译码,5.3.5 读/写存储器 RAM,一、RAM 的结构,CS,I / O,例 对 256 4 存储矩阵进行地址译码,一元地址译码,8线 256线,缺点: n 位地址输入的译码器,需要 2n 条输出线。,1 0 1 0,二元地址译码,4线 16线,1 0 . . . 0,1 0 0,8 位地址输入的 地址译码器,只有 32 条输出线。,25 (32) 根行选择线,10 根地址线, 2n (1024)个地址,25 (32)根列选择线,1024 个字排列成, 32 32 矩阵,当 X0 = 1，Y0 = 1 时，,对 0-0 单元读(写),当X31 = 1，Y31 = 1时，,对 31-31 单元读(写),例 1024 1 存储器矩阵,二、RAM的存储单元,(一) 静态存储单元,基本工作原理：,T5、T6 门控管 控制触发器与位线的连通,0,读操作时:,写操作时:,T7、T8 门控管 控制位线与数据线的连通,0,MOS管为 简化画法,六管 NMOS 存储单元,1,导通,0,截止,特点：,断电后数据丢失,0状态,1状态,六管 CMOS 存储单元,N,P,特点：,PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.,(二) 动态存储单元,1. 四管动态存储单元,T5、T6 控制 对位线的预充电,VDD,1,导通,0,截止,T3、T4 门控管 控制存储单元 与位线的连通,T7、T8 门控管 控制位线与数 据线的连通,若无预充电，在“读”过程中 C1 存储的电荷有所损失，使数据 “1”被破坏，而预充电则起到给 C1 补充电荷的作用，即进行一次刷新。,2. 三管动态存储单元,读操作:,先使读位线预充电到高电平,当读字线为高电平时 T3 导通,若 C 上存有电荷 (1) 使 T2 导通, 则 CB 放电, 使读位变为低电平 (0),若 C 上没有电荷 (0) 使 T2 截止, 则 CB 不放电, 使读位线保持高电平 (1),写操作:,当写字线为高电平时 T1 导通,将输入信号送至写位线，则将信息存储于 C 中,三、RAM 芯片举例,片 选,输出使能,写入控制（优先）,0 1,5.5.1 可编程计数器,一、可编程同步加法计数器,若 N = 11,0 0 1 1,1,0,0,1,5.5 可编程时序逻辑电路,二、可编程同步减法计数器,利用集成减法或可逆计数器的预置数功能实现。,如二进制减法计数器 CC14526 ：,异步清零 异步置数,CF 级联反馈输入,(一) N 16,计数容量 = N + 1,N = D3D2D1D0,状态图:,D3D2D1D0 0,(二) N 16,1,级联 原则:,1. 最高一级的 CF 接 1；,2. BO接低一级的CF ；,3. 低一级的Q3接高一级的CP ；,4. 最低一级的BO接本级的EN；,5. 其余各级的 EN = 0 ；,6. 各级的CR接在一起、 LD 接在一起由 S 控制。,CR,N0,工作原理:,N1,1. 将预置数送入计数器，使 N = N0 + 16N1；,2. 因 CF0 = B1 = 0，一直按减法规律计数；,3. 当高一级减至0， CF0 = B1 = 1，待低一级也减至0，EN = B0 = 0，禁止CP 输入，计数完成。,5.5.2 可编程逻辑器件 (PLD),(Programmable Logic Device),一、PLD的基本结构和分类,(一) 基本结构,PLD的输入缓冲电路,(二) 分类,1. 按可编程情况分,(1) PROM, 可编程只读存储器,I2 I1 I0,O2 O1 O 0,与阵列 (固定),或阵列 (可编程),缺点： 只能实现标准 与或式 芯片面积大 利用率低,不经济,用途： 存储器 函数表 显示译码电路,(Programmable Read Only Memory）,(2) PLA, 可编程逻辑阵列,与阵列 (可编程),或阵列 (可编程),优点： 与阵列、或阵列 都可编程 能实现最简与或式,缺点： 价格较高 门的利用率不高,(Programmable Logic Array),(3) PAL, 可编程阵列逻辑,与阵列 (可编程),或阵列 (固定),优点： 速度高 价格低 采用编程器现场 编程,缺点： 输出方式固定 一次编程,(Programmable Array Logic),(4) GAL, 通用阵列逻辑,与阵列 (可编程),或阵列 (固定),优点： 具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛,(Generic Array Logic),2. 按可编程和改写方法分,3. 按组合、时序分,组合型 PAL,组合 电路,PROM、 PLA,时序 电路,时序型 PAL,GAL,(也可实现组合电路),二、PLD的基本原理,PROM的原理已在第三章介绍，不赘述,(一) PAL的基本原理,1. 基本门阵列结构,输 入 项,第一乘积项控制三态输出,可编程与阵列,固定或门,2. PAL的异步I/O输出结构,3. PAL的寄存器输出结构,D 触发器的输出端引入反馈, 能实现计数、移位等。,4. 组合型 PAL,(PAL 16L8),输入变量：I1 I10， IO2 IO7,输出变量：O1、 IO2 IO7、O8,5. 时序型 PAL,CP 控制 6个D 触发器接受相应或门输出 Q 经缓冲反馈回与阵列，实现寄存功能。,(二) GAL的基本原理,在PAL结构的基础上，采用输出逻辑宏单元结构构成GAL。,输出逻辑宏单元 (OLMC Out Logic Cell), OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL芯片内部的结构控制字寄存器 进行设置,1. 输出逻辑宏单元 OLMC,接与 阵列,两个2选1数据选择器,两 个 4 选 1 数 据 选 择 器,乘积项数据选择器,输出数据选择器,三态数据选择器,反馈数据选择器,反馈,2. FMUX的输出与三个结构控制字的关系,3. OLMC 的输出组态,4. GAL的主要特点,(1