设计报告--010绝对码—相对码互换器的FPGA设计与实现.doc

绝对码相对码互换器设计一相对码绝对码转换器设计方法的一般步骤:1）绝对码相对码转换器过程：Quartus文本输入设计方法的一般步骤2）相对码绝对码转换器过程：Quartus文本输入设计方法的一般步骤3) 绝对码相对码互换器过程: Quartus原理图设计方法的一般步骤(一起实现)二绝对码相对码转换器设计1）绝对码相对码转换器过程的设计步骤：运用Quartus文本输入设计方法的一般步骤（a）创建设计工程（b）设计输入（c）项目编译（d）项目防真验证绝对码相对码转换器方法简单，VHDL源程序具体如下：LIBRARY IEEE; /*库说明语句*/USE IEEE.STD_LOGIC_1164.ALL; /*程序包说明语句,声明USE IEEE.STD_LOGIC_ARITH.ALL; 要引用IEEE库中的USE IEEE.STD_LOGIC_UNSIGNED.ALL; 这三个程序包中的所有项目*/ENTITY akld1 IS /*定义一个实体akld1,clk ,clr,a为输入 PORT(clk,clr,a:IN STD_LOGIC; 引脚, 为STD_LOGIC型, b为输出引 b:OUT STD_LOGIC); 脚, 为STD_LOGIC型*/END akld1;ARCHITECTURE divcnt OF akld1 IS /*根据akld1定义一个结构体名为divcnt*/SIGNAL temp:STD_LOGIC; /*定义一个中间变temp*/BEGINPROCESS(clk,clr) /*当clk, clr改变时,执行下面的进程*/BEGINIF(clkEVENT AND clk=1)THEN /*当为上升沿的时候*/IF(clr=1)THEN /*如果clr=1*/temp=0; /* temp清0*/ELSEtemp=(temp XOR a); /* temp与a的异或送temp*/b=(temp XOR a); /* temp与a的异或送b*/END IF;END IF;END PROCESS;END divcnt; 原理：当为上升沿触发时，clr为1时，temp为0，则当为上升沿触发时，clr为1时，把temp与a的异或送temp,因为原先的temp被清零了，所以异或一下的话，temp的值与a的值就相等，即把a的值送temp， temp与a相异或送b，此时的b也就是a的值，即temp与b的值相等，程序进行下一次的执行。下一次的时候，clr为1，所以即是把保存的temp（上次的a，因为temp与b的值相同，所以也就是上一个b的值）与现在的a相异或送现在的temp与b，,再执行下一次，程序重复的执行，所得的就是了。其实很明白的说，就是在执行时输入的a与前一个输出的b相异或，所得就是所求。通过QuartusII软件设计编译仿真上述程序，过程如下：创建绝对码相对码转换器模块方案设计工程，将设计程序输入，并保存文件。设计绝对码相对码转换器模块的编译，查看编译报告。除此之外，还可以查看综合后的电路原理图。查看RTL级电路原理图：选择菜单命令Tools/RTL Viewer,即可观察综合后生成的寄存器传输级RTL方式的电路原理图。图10-1 RTL电路原理图查看门级电路原理图：选择菜单命令Tools/Technology Map Viewer,即可观察综合后生成的门级电路原理图。图10-2 门级电路原理图设计绝对码相对码转换器模块的仿真验证：绝对码相对码转换器的功能仿真前波形与绝对码相对码转换器的功能仿真后波形。图10-3 绝对码相对码转换器的功能仿真前波形图10-4 绝对码相对码转换器的功能仿真后波形波形分析：当为上升沿触发时，clr为高电平时,b输出为随机; 当为上升沿触发时，clr为低电平,clk正常工作时,a只要输入有1时,b相应的跟前一个输出相反,改变状态，即跳变。（输出有延迟一点）由波形可知，输出无错误，也无丢失，绝对码相对码转换器模块工作正常。2）相对码绝对码转换器过程的设计步骤：运用Quartus文本输入设计方法的一般步骤（a）设计输入（b）项目编译（c）项目防真验证相对码绝对码转换器过程时，VHDL程序具体如下：LIBRARY IEEE; /*库说明语句*/USE IEEE.STD_LOGIC_1164.ALL; /*程序包说明语句,声明USE IEEE.STD_LOGIC_ARITH.ALL; 要引用IEEE库中的USE IEEE.STD_LOGIC_UNSIGNED.ALL; 这三个程序包中的所有项目*/ENTITY akld2 IS /*定义一个实体akld2,clk ,clr,b为输 PORT(clk,clr,b:IN STD_LOGIC; 入引脚, 为STD_LOGIC型, a为输出 a:OUT STD_LOGIC); 引脚, 为STD_LOGIC型*/END akld2;ARCHITECTURE divcnt OF akld2 IS /*根据akld2定义一个结构体名为divcnt*/SIGNAL temp:STD_LOGIC; /*定义一个中间变temp*/BEGINPROCESS(clk,clr) /*当clk, clr改变时,执行下面的进程*/BEGINIF(clkEVENT AND clk=1)THEN /*当为上升沿的时候*/IF(clr=1)THEN /*如果clr=1*/temp=0; /* temp清0*/ELSE a=(temp XOR b); /* temp与b的异或送a*/temp=b; /*把b赋给temp,即保存b*/END IF;END IF;END PROCESS;END divcnt; 原理：当为上升沿触发时，clr为1时，temp为0，则当为上升沿触发时，clr为1时，把temp与b的异或送a,因为原先的temp被清零了，所以异或一下的话，a的值与b的值就相等，即把b的值送到a，然后把b送temp，进行保存，程序进行下一次的执行。下一次的时候，clr为1，所以即是把保存的b与现在的这个b相异或，再保存现在的b,再执行下一次，程序重复的执行，所得的就是了。其实很明白的说，就是在执行时输入的b与前一个b相异或，所得就是所求。通过QuartusII软件设计编译仿真上述程序，过程如下： 创建相对码绝对码转换器工程，将相对码绝对码转换器程序设计输入，并保存文件。相对码绝对码转换器模块编译，并查看编译报告设计。除此之外，还可以查看综合后的电路原理图。查看RTL级电路原理图：选择菜单命令Tools/RTL Viewer,即可观察综合后生成的寄存器传输级RTL方式的电路原理图。图10-5 RTL电路原理图查看门级电路原理图：选择菜单命令Tools/Technology Map Viewer,即可观察综合后生成的门级电路原理图。图10-6 门级电路原理图设计相对码绝对码转换器的仿真验证：相对码绝对码转换器的功能仿真前波形与相对码绝对码转换器的功能仿真后波形。图10-7 相对码绝对码转换器的功能仿真前波形图10-8 相对码绝对码转换器的功能仿真后波形波形分析：当为上升沿触发时，clr为高电平时,a输出为随机; 当为上升沿触发时，clr为低电平,clk正常工作时,b有跳变的时候，a相应的输出为1。由波形可知，输出无错误，也无丢失，相对码绝对码转换器模块工作正常。3) 绝对码相对码互换器过程简单的设计步骤: Quartus原理图设计方法的一般步骤运用（a）设计输入（b）项目编译（c）项目防真验证绝对码相对码互换器模块是将上述绝对码相对码转换器和相对码绝对码转换器模块进行合二为一，有三个输入信号源，两个输出信号。将上面设计的绝对码相对码转换器模块和相对码绝对码转换器模块分别创建为编码原理器件和解码原理器件，并存入器件库。启动QuartusII软件，采用QuartusII原理图输入设计方式设计绝对码相对码互换器。按实验一方法，创建工程，打开图形编辑器对话框，将创建的akld1和akld2两个元件输入到对话框，在原理图中添加输入引脚，输出引脚，根据所设计的电路添加个符号之间的连线和节点，并正确命名。各元件正确连接后，构成绝对码相对码互换器，如下图。 图10-9 绝对码相对码互换器原理图工程文件的创建和源文件的输入完成后，对设计进行编译。启动编译过程，查看编译报告。绝对码相对码互换器的仿真验证，查看仿真波形：绝对码相对码互换器的功能仿真前波形与绝对码相对码互换器的功能仿真后波形。图10-10 绝对码相对码互换器的功能仿真前波形图10-11 绝对码相对码互换器的功能仿真后波形 波形分析：当为上升沿触发时，clr为高电平时, 绝对码变相对码b，相对码变绝对码a2都输出为随机; 当为上升沿触发时，clr为低电平,clk正常工作时, a1只要输入有1时,b相应的跟前一个输出相反,改变状态,相应的b只要有跳变，a相应的输出为1。从而得到输入a1与输出的a2波形完全.由图可知,符合这个要求。 由波形可知，输出无错误，