高速电路板设计技术.doc

计章计 图1-a 理想电源下等效电路原理图 图1-b 实际电源下等效电路原理图 由以上两图可分析电源通道的阻抗对负载端噪声的影响。 其实，当电路上存在高频量成分时，如数字逻辑导致的“0”“1”调变、高速时钟及其他高频模拟信号时，电源总线将表现出很大的感抗特性，由于此时的电抗与通过信号的频率成正比，所以电源总线的瞬态阻抗值将远远大于其电阻值，电源总线上将有较大的“压降”或“噪声”。 图2-a 电源总线方案例图 图2-b 电源层方案例图电源层方案为电路板(PCB)设计提供了一个更接近理想模型的实现途径，它能够最大程度地减小感抗的影响。 加 图3-a 理想电容模型图3-b 实际电容模型 图4-a 实际电容的频率特性 图4-b 相同类型电容的频率特性表1 几种旁路（滤波）电容 ESL、ESR以次减小通用型高频COG类多层片状陶瓷电容器，其电容量非常稳定,几乎不随温度、电压和时间的变化而变化。图6 不同类型电容的频率特性并联可增加滤波的频率范围。 图7 两电容并联后的频率特性 图8 去耦电容的位置与滤波性能的关系 电容放置原则：阻抗最小（总路径最短）。 我们采取的一切措施的是使得当从负载向电源“看”过去的时候，使戴维南模型的阻抗-线路阻抗与电源内阻之和最小。去耦电容的阻抗并联作用大大降低了戴维南模型的阻抗。计 图9-a/b 通过VCC和GNG的信号回路图9-c 信号交流等效回路 图10 具有完整(交流)地平面信号回路选择 图11 （交流）地平面开口导致最佳回路的破坏计计图12 管脚、过孔导致的最佳回路的破坏第一课加附铜*关于地弹（ground bounce）在高速数字电路中，器件封装的引脚电感在器件的输出状态发生改变时的充放电（电流浪涌）作用会在器件内部参考地上产生相应的电位漂移，该漂移称为“地弹” 。 “地弹”产生过程的示意图：此时： 与引脚电流变化成正比！通常单一输出引脚引起的地弹电压不大，如果同一芯片上到N个容性负载的N个输出引脚同时做相同的状态转换，就会产生一个较大的地弹，此时有可能造成电路故障。举例观察地弹对电路的影响：地弹造成的双重触发。Clock的作用是其上升沿锁存数据（锁存后电路的输出等于锁存时刻的电路输入）。 电路内部 影响地弹大小的因素：逻辑状态的10%90%转换时间、转换电压幅度、引脚电感、负载。几种器件的转换时间和电压幅度：另：14引脚双列直插引脚的电感是8nH, 68引脚双列直插引脚的电感是35nH, 68引脚表面封贴引脚的电感是7nH, 锡球式封装一般为0.1nH。传输线（相对与驱动线）Z0单位是欧姆，且：Z0 该模型忽略了线路电阻，是一个理想模型，另有低损耗模型、趋肤模型。1/21/21/21/21/21/21/21/2计带带Z0 微带其中：带 Z0 计计 Z 加 Z Z0 阻抗减小，传输延迟增加。 理想传输线可视为与长度无关的电阻，与长度有关的是传输延迟时间。Z0信号 218mm43mm91mm19mmZ0ZL定性地，在负载端向前和向后“看”：负载上的电压等于线路压降与反射电压之和。应该是：+0.78信号为：Z0信号为：Z0+Z0tZ0Z0t传输Z0个Z0ZLZ0ZsZ0 ZL 图25.a 并联端接示意图 图25.b 上下拉并联端接示意图 图25.c 半上拉并联端接示意图Z0 图25.d 交流并联端接示意图计加ZSZ0ZSZ0Z0ZSZ0ZS 图26 串联端接示意图 图27 串联端端点波形示意图 图27 避免传输线布线中的直角弯示意图 图28 减少过孔示意图 图29 避免桩线示意图比ZoZLZLZS 30 图30 容性串扰示意图 图31 容性串扰电压噪声时延示意图32 感性串扰 感性串扰得集总模型如图32，与容性互感的两端噪声电压情况相似，只是负载端为负脉冲（源端发送正脉冲时），见图33。图32 感性串扰意图 图33 感性串扰电压噪声时延示意图32 容性 + 感性串扰及反射源端“短路”状态容性 在完整地平面条件下，感性和容性的串扰电压分量大小基本相同，所以负载端的串扰相互抵消，而两分量在源端叠加，带状线更能够显示出感性和容性的串扰电压分量的平衡，微带线的荣幸串扰比感性串扰小，所以其在负载端有一个小的负脉冲。对于不完整地平面，如开槽等，这时感性串扰要强于容性串扰分量。当源端没有端接时，反射系数几乎为-1，因此源端的串扰被反向后反射到负载端，如图34。 图34 源端低阻抗串扰电压噪声时延示意图例1：串扰与距离的关系 近端（源端）串扰反射后在远端（负载端）影响的测量装置原理图 0.010in=0.254mm2.5V tr=880pS 2*Tp=9nS Tp=4.5nS200mV=4*50mV与距离平方成反比。例2：隔离（保护）线的效果隔离前后的串扰下降了近2.5倍 例3：高度（厚度）与串扰的关系 随着电路速度的提高，EMI问题也越来越严重。一方面高速电路产生EMI问题，另一方面高速电路对EMI很敏感。即使是一个不受EMI影响的电路，CCIFF也对其高频噪声与辐射有严格的限制。EMI是一个双向的问题！41环路 环路相当于一个天线（收/发），而所有的系统中环路都是不可避免的，将环路最小化意味着减小环路的数量、面积（天线效应）。 43器件的速度频率越高越容易引起电磁辐射。图40给出了一个随机数字波形的功率谱，可见当频率大于转折频率Fknee后，频谱包络迅速滚落。对于任何数字信号，转折频率Fknee与其边沿的上升（和下降）时间 有关，而与它的时钟频率无关： CCD的工作方式 CCD和传统底片相比,CCD更接近于人眼对视觉的工作方式。只不过,人眼的视网膜是由负责光强度感应的杆细胞和色彩感应的锥细胞,分工合作组成视觉感应。CCD经过长达35年的发展,大致的形状和运作方式都已经定型。CCD的组成主要是由一个类似马赛克的网格、聚光镜片以及最底下的电子线路矩阵所组成。目前有能力生产CCD的公司分别为:SONY、Philips、Kodak、Matsushita、Fuji、SANYO和Sharp、NE及加拿大的Dallsa。第二章 高速CCD图像信号采集技术CCD(电荷耦合器件)图像信号传感器，其突出特点是以电荷作为信号，而不同于其他大多数器件是以电流或者电压为信号。所以的基本功能是电荷的存储和电荷的转移。它存储由光或电激励产生的信号电荷，当对它施加特定时序的脉冲时，其存储的信号电荷便能在CCD内作定向传输。工作过程的主要问题是信号电荷的产生，存储，转移，和检测。构成CCD的基本单元是MOS（金属-氧化物-半导体）结构如图如图2-1所示，是一个MOS电容。在栅极G施加正偏压之前，P型半导体中空穴（多数载流子）分布是均匀的。当栅极施加正偏压Ug(此时Ug小于P型半导体的阈值电压Uth)后，空穴被排斥，产生耗尽区，如图2-2所示，此时耗尽区内部没有电势能。当Ug大于Uth后，耗尽区将进一步向半导体内延伸，在无少数载流子补充进势阱前,在半导体与绝缘体截面上将形成电势，称为表面势阱， 表面电势S 与栅极电压Ug的关系曲线为一次曲线，见图2-3，这时势阱的深度反映了它约束电荷的能力。当Ug足够大时半导体内的电子(少数载流子)被吸引到表面,形成一层极薄的(约102um )但电荷浓度很高的反型层,如图2-4，电荷进入势阱后，耗尽区将收缩,表面势下降,氧化层上的电压增加。反型层电荷的存在表明了MOS结构存储电荷的电容功能，所能存储的最大电量Q=C*Ug ，C为氧化层电容。当栅极电压（Ug）不变时，势阱内注入的电荷将时势阱的深度线性减小，如图2-5。 P半导体衬底图2-1一、CCD的工作原理 图2-2 耗尽区 反型层图2-4图2-5图 2-3 当光照射到CCD硅片上时，在栅极附近的半导体内产生电子空穴对，其多数载流子被栅极电压推入电极的阴极，少数载流子则被收集在势阱中形成信号电荷。器件的光敏单元为这种光注入方式。图2-6电荷的转移是通过按照某种次序改变相临栅极上的电压大小来实现的，如下图2-6。栅极电压的建立决定了相应单元势阱的建立，而势阱被用来约束电荷，约束包括驻留和转移两个功能。电荷转移的目的是实现所有电荷包在指定出口的信号输出。 在CCD中，有效地收集和检测电荷是一个重要问题。CCD的重要特性之一是信号电荷在转移过程中与时钟脉冲没有任何电容耦合，而在输出端则不可避免。因此。选择适当的输出电路可以尽可能地减小时钟脉冲容性地馈入信号输出电路的程度。目前CCD的输出方式主要有电流输出，浮置扩散放大器输出和浮置栅放大器输出。例：DALSA的线阵CCD图像传感器 基本型号：内部结构框图： CCD驱动时序图：转移时钟频率为：40MHz ，周期为25nS 。 CCD引脚电容： 由上述介绍可以看出设计高速CCD图像信号采集（摄像机）电路的主要问题是应对：“低噪声”、“高速”、“大电流充放电”。 视频放大器时序控制逻辑发生器时序驱动（功率放大）CCD芯片 A/D数据输出接口 高速CCD数据采集框图容性负载驱动能力估计方法：例：将250p的容性负载在2纳秒内充电到5伏，驱动电流应该多大？驱动器输出电量： Q=U*C=5*250*10-12（库伦）驱动器输出电流（平均）： I=Q/ t =5*250*10-12 / 2*10-9=625(毫安) 如果是在4纳秒内将电容充电到5伏，则驱动器输出电流（平均）： I=312.5(毫安)结论：高速CCD驱动器应该具有快速输出大电流的能力，即较大的压摆率（slew rate）或较小的上升时间，同时具有较大的输出电流（output current），二者缺一不可。如LMH6703： slew rate： 4.5V/nS output current ： 90mA 它只能够在2纳秒内将 36p 的电容充电到5伏。实验波形Bottom view专用时钟驱动器：美国国家半导体公司 CGS2535V内部逻辑图 其中： output current ： 75mA ，当负载为50p电容和500欧姆电阻时，其上升时间为3.5纳秒。交流负载驱动图 由于驱动器的输出电流不够大，所以在大容性负载时的驱动连线方法，将同组的4个驱动器并联，共同作用于一个负载上。 200p 图像信号及部分驱动时序图从波形图上可见： t=2.5nS ，而负载电容为200p ，所以4个驱动器输出的平均电流为100mA.CCD视频放大器放大器的带宽与建立时间对于一个带宽为500MHz的放大器，是否意味着能通过一个上升沿为1nS的方波？答案取决于放大器输出电流的上限。由于视频放大器的作用是给AD转换电路提供信号（驱动），所以为了保证转换精度视频放大器必须在足够短的时间内跟踪CCD的输出信号。如果为一个8位AD转换电路提供视频信号，则要求视频放大器输出信号的建立时间t99。61% 小于AD转换时间（流水时间）；如果为一个12位AD转换电路提供视频信号，则要求视频放大器输出信号的建立时间t99。98% 小于AD转换时间；如果为一个16位AD转换电路提供视频信号，则要求视频放大器输出信号的建立时间t99。9985% 小于AD转换时间。 （结合画图） 在高速多路模拟开关电路中也有同样要求。 AD转换电路（IC） 与早期产品相比，高速ADC电路多采用流水线方式工作，其时序关系如下图 在电路设计时不仅要严格区分模拟地（AGND）和数字地（DGND），还要严格区分模拟电源（AVCC）、数字电源（DVCC）、参考电源（Vre）、数字IO电源，并为每个电源引脚就近接入去耦电容（0.1-0.01微法）。 对于超高速AD转换电路，必须使用多层PCB方案，并注意AD芯片下方的地层和电源层上开窗口，以减小寄生电容，保证AD芯片的高速性能。高速数据传输 传输距离与传输速度的关系 数据传输接口方式 传输距离 传输带宽RS-23220 m 0.1-1MHzRS-422/4851000m1-10MHzLVDS30m1300-2500MHzCML6m 2500-4000MHz RS-232与RS-422/485 属于异步串行通信协议或接口，低速。 LVDS与CML数据传输方式是专门为解决高速数据传输难题而提出的，电路如下图： CML的VOD比LVDS的VOD要大。在高速数字传输过程中，长连“0”或长连“1” 会导致线路的电容饱和，造成传输误码。解决这一问题需要对发送数据进行编码，以达成线路的直流平衡，如1-10 ,0-01 。例 美信 MAXIM9247/8 串行比特率达1130MHz以上。 一种同步串行通信接口McBSP （Multichannel Buffered Serial Port） _ Full-duplex communication_ Double-buffered transmit and triple-buffered receive data registers, whichallow a continuous data stream_ Independent framing and clocking for receive and transmit_ Direct interface to industry-standard codes, analog interface chips (AICs),and other serially connected A/D and D/A devices_ Multi-channel transmit an