Verilog HDL硬件描述语言.ppt

verilogverilog hdl hdl硬件描述语言硬件描述语言 hardware description hardware description language(hdllanguage(hdl) ) 西安理工大学电子工程系 *1 hdl的来历 lhdl是“硬件描述语言”hardware description language的 缩写(不是“硬件设计语言”hardware design language的缩 写)。 lvhdl(vhsic hdl） 1980年开始在美国国防部department of defense (dod) vhsic (very high speed integration circuit)计划的指 导下开发，完成于1983年，1987 vhdl成为标准， ieee1076-1987。 美国国防部要求所有的电子设计使用vhdl描述，并决定 在yf-22战斗机项目中使用vhdl。 date2 hdl的来历 lverilog hdl verilog hdl是在1983年由gateway design automation 公司的phil moorby首创的。 在1984-1985年，moorby设计出了第一个关于verilog-xl的 仿真器。 1986年，他对verilog hdl的发展又作出了另一个巨大贡献 ：即提出了用于快速门级仿真的xl算法。 1989年，cadence公司收购了gda公司，verilog hdl语言 成为cadence公司的私有财产。 1990年，cadence公司决定公开verilog hdl语言，于是成 立了ovi(open verilog international)组织来负责verilog hdl语言的发展。 基于verilog hdl的优越性，ieee于1995年制定了verilog hdl的ieee标准，即verilog hdl1364-1995。 date3 hdl的来历 date4 verilog hdl和vhdl的比较 l共同特点： 能形式化地抽象表示电路的结构和行为； 支持逻辑设计中层次描述； 具有电路仿真与验证机制； 支持电路描述由高层到低层的综合转换； 硬件描述与实现工艺无关； 便于文档管理、易于理解和设计重用。 date5 verilog hdl和vhdl的比较 l不同点： verilog hdl拥有更广泛的设计群体， 成熟的资源也远比vhdl丰富。 verilog hdl的最大优点是：它是一种 非常容易掌握的硬件描述语言，只要 有c语言的编程基础，通过二十学时的 学习，再加上一段实际操作，一般可 在二至三个月内掌握这种设计技术。 verilog hdl和vhdl在行为级抽象建 模的覆盖范围方面也有所不同。一般 认为verilog hdl在系统级抽象方面比 vhdl略差一些，而在门级开关电路描 述方面比vhdl强得多。 date6 verilog hdl和vhdl的比较 l一个有趣的现象：由于verilog hdl在其门级描述的底层，也就 是在晶体管开关的描述方面比vhdl有强得多得功能，所以即使 是vhdl的设计环境，在底层往往上也是由verilog hdl描述的 器件库所支持的。 cadence开发了verilog hdl和sdf，其领导开发的asic的 库元素的verilog hdl模型高效、仿真速度快；工具厂商在 开发asic库元素的高效vhdl模型上速度较慢。 vital：库元素的vhdl模型生成标准。ieee成立vhdl initiative towards asic libarary（ vital）委员会，利用 现存的模型开发方法，加速vhdl的asic单元仿真库的开发 。形成了一套标准化的vhdl asic单元模型产生技术，由两 个ieee包支持：vital_timing和vital_primitive。ieee 1076.41995。（2000 年做了修订：ieee 1076.4 2000 ） date7 verilog hdl的应用 lverilog hdl是专门为复杂数字逻辑电路和系统的设计仿 真而开发的，本身就非常适合复杂数字逻辑电路和系统 的仿真和综合。 lverilog hdl较为适合系统级(system)、算法级 (alogrithem)、寄存器传输级(rtl)、逻辑级(logic)、门 级(gate)、电路开关级(switch)设计。 l而对于特大型（几百万门级以上）的系统级(system)设 计,则vhdl更为适合。 l2001年3月，verilog hdl ieee13642001标准公布， verilog hdl语言在综合和仿真性能方面都有大幅度的提 升。 date8 verilog hdl的应用 l在美国，高层逻辑电路设计领域verilog hdl和vhdl 的应用比率是80和20； l日本和台湾省与美国相同。 l欧洲vhdl发展比较好。 l国内大多数集成电路设计公司都采用verilog hdl。 date9 verilog hdl的应用 lverilog hdl作为一种高级的硬件描述编程语言，有着 类似c语言的风格。其中有许多语句如：if语句、case 语句等和c语言中的对应语句十分相似。 l如果已经掌握c语言编程的基础，那么学习 verilog hdl并不困难，只要对verilog hdl某些语句的特殊方 面着重理解，并加强上机练习就能很好地掌握它。 verilog hdl与 c 语言根本的区别： - 并行性 - 块的含义：initial块 和 always块 两种赋值语句：阻塞赋值 “ = ” 非阻塞赋值 “ : 系统任务和函数 l$ 符号表示 verilog 的系统任务和函数 常用的系统任务和函数有下面几种： $time /找到当前的仿真时间 $display, $monitor /显示和监视信号值的变化 $stop /暂停仿真 $finish /结束仿真 - 例： initial $monitor($time,”a=%b, b=%b”, a, b); /每当a 或b值变化时该系统任务都显示当前的仿真时刻并分别用 二进制和十六进制显示信号a和 b的值 date51 verilog 的四种逻辑值 0、低、伪、逻辑低、地 0 1 x z 0 buf buf buf bufif1 1、高、真、逻辑高、电源 x、不确定：逻辑冲突无法确定其逻辑值 hiz、高阻抗、三态、无驱动源 date52 veril