EDA课程设计（论文）-数字频率计的设计.doc

数字频率计的设计eda论文成绩评定表学院名称 ： 电气工程学院 专业班级 ： 自动化0801班 学生姓名 ： 学 号 ： 指导教师 ： 成绩: 2011年 11 月 23 日 eda论 文 专 业 班 级 ： 自动化0801班 学 生 姓 名 ： 学 号 ： 指 导 教 师 ： 数字频率计的设计摘要:频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量器。频率计最基本的工作原理为：当被测信号在特定时间段t内的周期个数为n时，则被测信号的频率f=n/t。本文采用计算机软件max-plus 2进行频率计的设计，测量信号在1s时间的周期数来得到信号的频率。本文所设计的频率计设计思路简单，可操作性强，具有很好的实际意义。关键字：eda、频率计、信号、仿真目录1 引言12 设计思路13 设计分析231 测频信号发生器23. 2 计数器23. 3 数码管显示24 各模块的程序及电路图241 分频器模块24. 2 计数器模块34. 3 七段数码管显示模块45 各模块的仿真图551 分频器模块55. 2 计数器模块553 七段数码管显示模块66 总结67 心得体会78 参考文献781 引言eda 技术是以大规模可编程逻辑器件为设计载体,以硬件语言为系统逻辑描述的主要方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件设计的电子系统到硬件系统的设计,最终形成集成电子系统或专用集成芯片的一门新技术，其设计的灵活性使得eda 技术得以快速发展和广泛应用。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列fpga的广泛应用，以eda工具作为开发手段，运用vhdl等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。本文以max + plus 软件为设计平台，运用vhdl语言实现数字频率计的整体设计。2 设计思路在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。所谓频率，就是周期性信号在单位时间内的变化次数。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1s。闸门时间可以根据需要取值,大于或小于1s 都可以。闸门时间越长,得到的频率值就越准确,但闸门时间越长,则每测一次频率的间隔就越长。闸门时间越短,测得的频率值刷新就越快,但测得的频率精度就受影响。本文采用1s作为闸门时间，即用计数器在计算1s内输入信号周期的个数，其测频范围为0hz999999hz。待测信号计数器数码管显示测频控制信号发生器图1 数字频率计原理框图本数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路,其原理框图如图1所示：3 设计分析31 测频信号发生器测频控制信号发生器产生测量频率的控制时序,是设计频率计的关键。这里控制信号clk 取为1000hz,分频后要得到一个脉宽为1s的时钟信号q ,用来作为计数闸门信号。当q 为高电平时开始计数;在q的下降沿时停止计数，并且产生清零信号clear ,为下次计数做准备。clear 信号是低电频有效。3. 2 计数器本文所设计的频率计的频率范围是0hz999999h，因此计数器采用6个十进制计数器的级联来进行计数。3. 3 数码管显示显示部分采用七段数码管电路来显示。七段数码管是指由七段led显示条组成的数码管，可以通过控制每一段led的亮灭来显示0-9是个数字。4 各模块的程序及电路图41 分频器模块分频器模块的程序如下所示：library ieee;use ieee.std_logic_1164.all;entity fen isport(clk:in std_logic; q:out std_logic);end fen;architecture fen_arc of fen isbeginprocess(clk)variable cnt:integer range 999 downto 0;variable x:std_logic;beginif clkevent and clk=1thenif cnt999 thencnt:=cnt+1;elsecnt:=0;x:=not x;end if;end if;qnnnnnnnnnn=0000000;end case;end process;end xianshi;5 各模块的仿真图51 分频器模块分频器模块的仿真图如图3所示 图3 分频器模块仿真图5. 2 计数器模块令待测信号fsin为周期是20.0us的方波信号，控制信号clk的脉冲宽度为1s。分别用gw、sw、bw、qw、ww和sww来表示计数结果的个位、十位、百位、千位、万位和十万位。计数器模块的仿真图如图4所示：图 4 计数器模块仿真图53 七段数码管显示模块七段数码管显示模块的仿真图如图5所示：图3 七段数码管模块仿真图6 总结本频率计步器思路简单，可操作性强，有一定是的使用性。但任然存在一些问题：本文设计的数字频率计采用的测量周期为1s，因此测量结果的精度有限。，若待测信号某个周期的上升沿略在控制信号上升沿之前，则计数器不会对此周期计数；若待测信号某个周期的上升沿略在控制信号下升沿之前，则计数器会对此周期计数，因此对测量结果造成了一定的误差。7 心得体会本次的课程设计我个人觉得是很有意义的。老师给题目很有代表性，而且实用性很强。这次课程设计虽然只有短短的一周时间，但是学到的东西却很多，它把我这期所学的知识系统的规划起来并用于实践的操作，这也是对理论知识深刻认识的最重要一步，让我受益匪浅。现在就这次的课程设计做如下几点总结：一、拿到一个题目，知道如何去分析它，建立设计思想，可以通过系统划分，设计输入、逻辑设计综合，最后进行编译仿真。二、vhdl语言的设计。作为一种标准的硬件描述语言，vhdl的优势只要体现在：功能与灵活性，不依赖于器件的设计，可移植性等等。通过这次的课程设计，我觉得vhdl更加简捷易懂。三、主要说下在调试过程中出现的问题。在调试中出现的问题大多可能是程序没能完成设计要求，但是这次的设计让我深切感受到问题可能出在你觉察不到的步骤上。我这次就是出现了这个问题，写完程序，编译后发现没有问题，但是进行仿真后总是得不到想要的结果。这次课程设计让我也悟出了一个道理：细节决定成功。8 参考文献（1）康