数字电路(第三章组合逻辑电路)

1、.,1,第三章 组合逻辑电路,3.1 概述,组合逻辑电路：电路任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。,时序逻辑电路：电路任意时刻的输出不仅取决于该时刻的输入，而且与电路原来的状态有关。,.,2,.,3,3.2 组合逻辑电路的分析和设计方法 3.2.1 组合逻辑电路分析方法,组合逻辑电路分析：它的功能是什么？,分析步骤：,1）根据逻辑电路图，写出输出变量对应于输入变量的逻辑函数表达式。由输入端逐级向后递推。,2）列出组合逻辑电路真值表,3）写出逻辑功能说明,.,4,组合逻辑电路分析举例（单输出组合电路）,写出逻辑式,.,5,真值表,分析：,当四个输入有偶数个“1”（包括全“

2、0”），L3输出为1；而有奇数个“1”时，输出为“0”。 电路功能：四输入偶校验器,A1 A2 A3 A4 L1 L2 L3 0 0 0 0 1 1 1 0 0 0 1 1 0 0 1 1 1 1 1 1 1,.,6,组合逻辑电路分析举例（多输出组合电路）,.,7,真值表,功能分析：半加器 S：A、B两数相加 C：进位位 可作为运算器基本部件,.,8,3.2.2 组合逻辑电路的设计方法,根据给出的逻辑问题，设计组合逻辑电路去满足提出的逻辑功能要求。,设计步骤：,1）根据输入输出变量的逻辑规定，列出满足逻辑要求的真值表,2）根据真值表列出逻辑函数,3）化简逻辑函数,4）作出逻辑电路图（最简“与或

3、”形式，一般用与非门）,.,9,3.2.3 组合逻辑电路的设计举例,.,10,与非门实现,.,11,多变量输出组合逻辑设计举例,A、B、C三个车间，M、N两台发动机，M是N的2倍。 1个车间开工，启动N发动机； 2个车间开工，启动M发动机； 3个车间开工，启动M、N发动机。,.,12,.,13,.,14,3.3 常用组合逻辑电路,编码器 译码器 数据选择器 比较器 加法器 函数发生器,.,15,3.3.1编码器,编码器： 将有特定意义的输入数字信号或文字符号信号，编成相应的若干位二进制代码形式输出的组合逻辑电路。,1）普通编码器,普通编码器，任何时刻只允许输入一个编码信号。,.,16,.,17

4、,.,18,任何时刻，I0I7当中仅有一个取值为1,只有8种状态,.,19,2）优先编码器,优先编码器：在 同时存在两个或两个以上的输入信号时，优先编码器按优先级高的输入信号编码，优先级低的则不起作用。,74147：优先编码的8421BCD编码器 16脚集成芯片 ：输入信号，“0”有编码信号，“1”没有 ：是8421BCD码输出信号，以反码表示,.,20,74147真值表,.,21,.,22,8线3线优先编码器74148,16脚集成芯片 ：选通输入端 ：选通输出端 ：片优先编码输出端,.,23,.,24,74LS148真值表,.,25,当使能输入信号 时， 禁止编码。,时允许编码， 优先级最高

5、， 最低。,为使能输出端，它只在允许编码（ ），而本片又没有编码信号时为0。,为片优先编码输出端，它在允许编码（ ），且有编码信号时为0。,均可在扩展功能时应用。,.,26,.,27,输入信号： 低电平有效,74148（1） ， 禁止编码,74148（1） 接片2 ，只有高位均无编码输入信号时，才允许低位输入编码信号。,高位片（1） 作为编码输出的第四位。,.,28,3-3-2 译码器,译码器： 将每一组二进制代码译成对应的输出高、低电平信号。 译码是编码的反操作。 常用译码电路： 二进制译码器 二十进制译码器 显示译码器,.,29,3-3-2-1 二进制译码器,.,30,二极管组成译码电路,

6、.,31,.,32,三位二进制译码器,.,33,74139双二线四线译码器,.,34,.,35,74LS138三线八线译码器,（1）输入缓冲器： A2、A1、A0三输入端，电路内部加六个反向器，形成A2、A1、A0互补信号。这六个门组成输入缓冲级。,（2）具有使能端（Enable）： EN=0，封锁译码器输出，译码器处于“禁止”状态。EN=1，译码器选通，处于“工作”状态。 当S1=1、 时， EN=1。,.,36,74LS138三线八线译码器真值表,.,37,.,38,.,39,74LS138三线八线译码器的应用,（1）扩大译码器输入变量数。 扩展四线十六线译码器,.,40,当D3=0时，片

7、1工作，片2禁止（S1=0），00000111译码由 输出。,当D3=1时，片2工作，片1禁止（ ），10001111译码由 输出。,二进制译码又叫最小项译码：每个译码输出对应一个最小项。,.,41,利用1只139，4只138构造5-32译码器,.,42,（2）构成数据分配器 74LS138又是一个三地址数据分配器。 输入数据：1路，接； 、 输出数据：8路。,根据地址信号（A2、A1、A0），将一路输入数据，分配在相应的输出线上。 若D如图输入，输入数据原码分配在相应输出线上； 若D由S1输入，输入数据反码分配在相应输出线上。,.,43,（3）构成函数发生器,利用74LS138实现：,最小项

8、形式：,.,44,3-3-2-2 码制变换译码器,码制变换译码器：将一种代码形式转换成另一种代码形式的译码器,二十进制译码器：将输入的BCD的10个代码译成10个相应的高低电平输出信号。 74LS142：二十进制译码器，低电平输出有效。,输入10101111，为伪码 均无低电平信号产生。拒伪码功能,.,45,3-3-2-3 显示译码器,七段字符显示器,公共阴极连接,.,46,BCD七段字符显示器译码器 将输入的BCD码，翻译成可以用七段码显示器显示的显示代码。,.,47,.,48,.,49,7448 BCD七段字符显示器译码器 A3、A2、A1、A0：BCD码输入； YaYg：译码输出； ：试

9、灯输入； ：灭灯输入； ：动态灭灯输入； ：动态灭灯输出； 、 相连。,三个使能端： 、 、,.,50,正常工作状态： 译码器正常工作。 作为输出，输出“1”。,其他工作状态： （1）试灯输入： 不论 ，A3A0为何值，输出ag全为“1”。数码管全部点亮。,.,51,（2）灭灯输入： （和 连在一起） 将 作为输入，并输入“0”，则无论 、 、 A3A0为何值，ag均熄灭（该功能用来控制是否显示）。,（3）动态灭灯： 在 ， 时，如果A3、A2、A1、A0为0000，则ag均为0，各段熄灭。而A3A0为非0000时，照常显示。,（4）动态灭灯输出： （和 连在一起） 当 ，或者 且 ，A3A0

10、为0000时，该输出端为0。,.,52,.,53,输入0000、0000、0010、0000,4号片处于动态灭灯状态，若输入为0000，则 输出为0，使得3号片也处于动态灭灯状态，2号片输入不为0，则 输出为1，1号片输入0予以显示。,.,54,3-3-3 数据选择器,一、数据选择器工作原理,数据选择器：在选择输入（地址）控制下，多路选择开关从一组输入数据选出某一个传输至输出端。,数据选择器与数据分配器功能相反。 译码器可以作为数据分配器使用。,.,55,数据选择器和数据分配器功能比较,.,56,74LS153：双四选一数据选择器,.,57,A1、A0：地址输入； D10D13：四数据输入端；

11、 ：附加控制端。 Y：选择数据输出端。,.,58,.,59,为附加控制端 ，数据选择器工作， 数据选择器禁止（输出封锁为低电平）。,A0=0，传输门TG1，TG3导通，TG2，TG4截止；当A1=0，TG5导通，TG6截止。 当A1，A0=00时，TG1、TG5导通，D10送至或非门输入端。 此时，TG6，TG2，TG4截止，数据D11、D12、D13和或非门之间没有通路。,.,60,.,61,数据选择器的应用,1）数据传送：多位并行数据输入，转换成串行数据输出,16选1数据选择器,计数器,.,62,构成总线串行数据传送系统,.,63,数据采集系统,地址：7FF8H7FFFH,16位地址：寻址

12、范围64k。,.,64,用两个4选1数据选择器接成8选1数据选择器,A2=0，选择器1工作，选择D0D3，Y1输出；选择器2禁止，输出低电平。 A2=1，选择器2工作，选择D4D7，Y2输出；选择器1禁止，输出低电平。,2）构成多路选一选择器,.,65,.,66,用5个4选1数据选择器接成 16选1数据选择器,2-4译码器,DCBA=0000 DCBA=1101,.,67,二地址输入，4选1数据选择器逻辑关系（功能函数）：,逻辑函数：,3）构成函数发生器,.,68,设：A1=B、A0=C、D0= 、D1=D2=A、D3=1,.,69,试用8选1数据选择器产生三变量逻辑函数,8选1数据选择器功能

13、函数：,.,70,两式对照，令： A2=A，A1=B，A0=C， D0=D3=D5=D7=1 D1=D2=D4=D6=0,变量A、B、C对应A2、A1、A0,.,71,.,72,试用8选1数据选择器74151实现逻辑函数： L（A，B，C，D）=m0+m2+m7+m8+m13,74151的输出函数：,.,73,此时，令：L=Y，B=A2，C=A1，D=A0， 比较L和Y两式得出：,.,74,3-3-4 加法器,1）1位加法器,半加器 不考虑来自低位的进位，将两个1位二进制数相加。称为半加。 半加器：实现半加运算的电路。 半加器逻辑关系式如下：,S：A、B相加和； CO：向高位进位,.,75,半

14、加器真值表,.,76,全加器,全加：两个二进制数相加，还要考虑来自低位的进位，三个数相加。 全加器：实现全加运算的电路。,.,77,可以用与或非门实现,.,78,2）多位加法器,串行进位加法器,依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成串行进位加法器。,.,79,设计代码转换电路，8421码输入，余3码输出,真值表,.,80,令：B3B2B1B0输入0011,.,81,3.12,用38译码器74LS138和门电路设计一位二进制全减电路 输入被减数A1、减数B1、来自低位的借位J0；输出两数差 D1、向高位借位J1。,.,82,.,83,3.23,试用4位并行加法器74

15、LS283设计一个加/减运算电路，当 控制信号M=0时，它将两个输入的4位二进制数相加，当 控制信号M=1时，它将两个输入的4位二进制数相减。允 许附加必要的门电路。,二进制减法操作可通过先求出减数的补数再加上被减数求得,求补：取反加1,忽略加法后的进位,.,84,芯片1、芯片2分别为具有三态 功能的反相器和传输门。,M=0，芯片1封锁， 芯片2工作，实现4位 二进制加功能；,M=1，芯片2封锁， 芯片1工作，实现4位 二进制减功能；,.,85,3-3-5 数值比较器,1）1位数值比较器,3种情况：（原码输出） AB： ， AB： ， A=B：AB=1，AB和 对应。,.,86,1位数值比较器

16、真值表（原码输出）,.,87,.,88,1位数值比较器反码输出情况：,.,89,反码输出,.,90,2）多位数值比较器,4位数值比较器简化真值表,.,91,.,92,.,93,.,94,3-4 组合逻辑电路的竞争冒险现象 3-4-1 竞争冒险现象及其成因,组合电路因门电路存在延迟及传输波形畸变，会产生非正常的干扰脉冲。它们有时会影响电路的正常工作，这种现象称为：竞争冒险。 门电路的延迟是产生这种现象的根本原因。,.,95,A：10 B：01,.,96,.,97,3-4-2 消除竞争冒险现象的方法,1）引入封锁脉冲： 在输入信号转换时间内，引入一个封锁脉冲，把可能产生干扰的门封住。 封锁脉冲在输入信号的转换前到来，等信号转换完毕后消失。,.,98,2）引入选通脉冲： 在可能产生干扰的门电路上加入一个选通脉冲，当电路出现稳定状态后，引入选通脉冲，输出有效。 三态门电路,3）接入滤波电容： 在输出端并接一个不大的滤波电容，消除干扰脉冲。 干扰脉冲很窄，由于电容的充放电过程，使得电容两端电压不能突变。,4）采用可靠性编码（格雷码）： 使得输入变量不会有两个或两个以上同时发生变化。,.,99,5）修改逻辑设计，增加冗余项： 考察函数： 在B=C=1时， 静态输出恒