DRC LVS及后仿真.ppt

1、验证工具 DRC、LVS及后仿真介绍,1/110,2020/9/30,浙江大学ICLAB实验室 韩 雁 教授 2017年9月,一：概述 二：验证工具简介 三：Diva的使用方法和规则文件的介绍 四：Calibre的使用方法和规则文件的介绍 五：演示,2/110,2020/9/30,目录,芯片设计流程,3/110,概述,验证工具介绍,Diva,Calibre,演示,2020/9/30,schematic,layout,Pre-sim,DRC,LVS,Post-sim,DRC,4/110,概述,验证工具介绍,Diva,Calibre,演示,2020/9/30,DRC（Design Rules Ch

2、eck），用来检查版图设计与工艺规则的一致性。 基本设计规则包括各层的宽度、相同层次之间的间距及不同层次之间的间距、包含关系等。 设计规则的规定是根据工艺变化而变化的。 在特殊的设计需求下，设计规则允许部分的弹性。但是设计人员需掌握违背规则对电路的影响。（一般不能违反）,具体的设计规则,5/109,概述,验证工具介绍,Diva,Calibre,演示,2020/9/30,N WELL(TB): N-well width for interconnect 2.5 N-well width for resistor 4.0 N-well spacing with different potentia

3、l 4.0 N-well spacing with same potential 1.4 Overlap from N-well to N+ inside N-well 0.4 Space from N-well to N+ outside N-well 2.1 Overlap from N-well to P+ inside N-well 1.3 Space from N-well to P+ outside N-well 0.8,LVS,编辑好的版图通过设计规则检查后，可能还存在错误，这些错误不是由于违反了设计规则，而可能是与电路图不一致导致的。由于版图中少连了一根连线对整个芯片来说都是致

4、命的，所以必须要通过LVS（Layout Versus Schematic）检查。 实际上就是将从版图中提取出的电路网表，与电路图中的网表文件进行比较。,6/110,概述,验证工具介绍,Diva,Calibre,演示,2020/9/30,后仿真,提取版图中的寄生参数并将其代入电路中进行仿真，这就是我们所说的后仿真（Post-simulation）。,7/110,概述,验证工具介绍,Diva,Calibre,演示,2020/9/30,8/110,验证工具介绍,Diva,Calibre,演示,概述,验证工具,2020/9/30,Assura Diva Dracula,Hercules,Calibr

5、e,9/110,Diva,Calibre,演示,Diva简介 DRC文件编写规则 EXT文件编写规则 LVS文件编写规则,验证工具介绍,概述,Diva工具介绍,2020/9/30,10/110,Diva,Calibre,演示,Diva是Cadence软件中的验证工具集，用它可以处理物理版图和准备好的电气数据，从而进行版图和电路图的对比。Diva工具集包括以下部分： 版图设计规则检查（iDRC） 版图参数提取（iLPE） 寄生电阻提取（iPRE） 电气规则检查（iERC） 版图与线路图比较程序（iLVS）,验证工具介绍,概述,Diva简介,2020/9/30,11/110,Diva,Calibr

6、e,演示,Diva的各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就要先执行EXTRACT（版图参数提取）等。 运行Diva前，需要准备好规则验证文件。可以把这些文件放置在任何目录下。 这些规则文件有各自的规定名称，如：做DRC规则文件应以divaDRC.rul命名，版图参数提取文件以divaEXT.rul命名。LVS规则文件应以divaLVS.rul命名。,验证工具介绍,概述,Diva简介（续）,2020/9/30,12/110,Diva,Calibre,演示,1、首先需要根据工艺来制订版图设计规则,验证工具介绍,概述,DRC规则文件的编写,2020

7、/9/30,13/110,Diva,Calibre,演示,2、编写相应的DRC规则检查文件 一个完整DRC规则文件通常包括： 层次处理命令（用于生成规则文件中所要应用到的层次，可以是原始层，也可以是衍生层） 规则检查及错误输出 必要的注释 注释符为/*/,验证工具介绍,概述,DRC文件编写规则,2020/9/30,14/110,Diva,Calibre,演示,逻辑命令 geomAnd geomOr 关系命令 geomInside geomStraddle geomCoincident 尺寸命令 geomSize,验证工具介绍,概述,常用层次处理命令,2020/9/30,15/110,Diva,

8、Calibre,演示,输出两个不同层次或边界之间的交叠部分，一般存在两个输入层以及一个输出层。 例：ngate=geomAnd(ndiff poly),验证工具介绍,概述,逻辑命令geomAnd,2020/9/30,16/110,Diva,Calibre,演示,输出所有的输入层，这些层次将会被合并成为一个新层次。 例：nwell=geomOr(nwell DNW),验证工具介绍,概述,逻辑命令geomOr,2020/9/30,17/110,Diva,Calibre,演示,输出完全处于第二输入层中的第一输入层，两层可以内切。 例：ptap=geomInside(pdiff pw),验证工具介绍,

9、概述,关系命令geomInside,2020/9/30,18/110,Diva,Calibre,演示,输出为有部分面积被第二输入层所覆盖的第一输入层。 例：codepoly1=geomStraddle(poly1 romcode),验证工具介绍,概述,关系命令geomStraddle,2020/9/30,19/110,Diva,Calibre,演示,输出与第二输入层内切的第一输入层。 例：ngate=geomCoincident(ngate poly),验证工具介绍,概述,关系命令geomCoincident,2020/9/30,20/110,Diva,Calibre,演示,按输入的数值扩张或

10、者收缩输入层。其中正值表示扩张，负值表示收缩，一般只有一个输入层。 例：pads=geomSize(pad 5.0),验证工具介绍,概述,尺寸命令geomSize,2020/9/30,21/110,Diva,Calibre,演示,在设计规则检查中，主要的语句就是drc()， outlayer=drc(inlayer1 inlayer2 function) outlayer 表示输出层，如果给出了输出层，则通过drc规则检查出的错误图形就保存在该输出层中。 inlayer1和inlayer2代表要处理的版图层次。有些规则规定的只是对单一层次的要求。比如接触孔的宽度，那么可以只有inlayer1。

11、而有些规则定义的是两个层次之间的关系，比如接触孔和金属之间的距离，那么drc语句中需要有两个输入层。,验证工具介绍,概述,DRC规则语句,2020/9/30,22/110,Diva,Calibre,演示,function中定义了实际检查的规则，关键字有sep（sepration，不同图形之间的间距），width（图形的宽度），enc（enclosure，露头），ovlp（overlap ，覆盖），area（图形面积），notch（凹槽的宽度）。,验证工具介绍,概述,DRC规则语句（续1）,2020/9/30,23/110,Diva,Calibre,演示,例：drc(nwell width4.8

12、u “Minimum nwell width = 4.8u”) 在此例中，没有outlayer的定义，所以发现的错误都直接 显示在nwell层上。,验证工具介绍,概述,DRC规则语句（续2）,2020/9/30,24/110,Diva,Calibre,演示,通过DRC检查的版图还需要进行LVS检查，也就是版图和电路图一致性检查，这项检查实际上就是将从版图中提取出的电路的网表，与线路图的网表进行比较。所以，进行LVS检查的第一步就是通过EXT规则文件从版图中提取出电路的网表。,验证工具介绍,概述,EXT规则文件,2020/9/30,25/110,Diva,Calibre,演示,（1）定义层次（定

13、义原始层，识别层，以及器件端口对应层） （2）定义层次间的连接关系（使用geomConnect语句将版图间的不同层次连接起来） （3）器件的提取（使用extractDevice语句） （4）器件尺寸测量（使用measureParameter语句） （5）使用saveInterconnect命令把连接的层次写在提取出来的网表中，以便在做LVS时，可以与电路图中的网表进行比较。 （6）使用saveRecognition命令，将提取步骤产生的已经识别的器件的识别层图形保存下来。,验证工具介绍,概述,EXT规则文件的编写,2020/9/30,26/110,Diva,Calibre,演示,一个EXT规则

14、文件只能有一个geomConnect语句，例如： geomConnect( via(contact psd nsd poly metal1) via(via metal1 metal2) ) 以上语句表示：在有contact的地方，psd nsd poly与metal1是相互连接的。在有via的地方，metal1和metal2相连。,验证工具介绍,概述,geomConnect语句,2020/9/30,27/110,Diva,Calibre,演示,extractDevice(reclayer termlayer model) reclayer是识别层，它应该是后来通过逻辑关系生成的衍生层，一个器

15、件的识别层不存在于其他器件之中，这个层次上的每一个图形都会被当做一个元器件。 termlayer是端口层，它表示的是元器件的端口。一定要是可以连接的层次。具体的端口定义因元器件而异。 model指的是元器件的类型，需要与端口要对应。例如： extractDevice( pgate GT (“G”) psd (“S” “D”) NT (“B”) “pmos4 symbol analogLib”),验证工具介绍,概述,extractDevice语句,2020/9/30,28/110,Diva,Calibre,演示,Wn=measureParameter(length (ngate butting

16、nsd) 0.5) 这一句测量的是nmos管的沟道宽度，注意后面的0.5必须加上，否则测出的将是两倍的沟道宽度（两根红线而不是一根红线的长度）。,验证工具介绍,概述,measureParameter 语句,2020/9/30,29/110,Diva,Calibre,演示,saveInterconnect(nsd psd poly contact metal1) 使用saveInterconnect这个命令把连接的层次写到提取出来的网表中，以便在做LVS时，可以与电路图中的网表进行比较。 saveInterconnect语句中的层次必须是之前geomConnect语句中出现过的层次。,验证工具介

17、绍,概述,saveInterconnect语句,2020/9/30,30/110,Diva,Calibre,演示,这个命令将提取步骤产生的已经识别的器件的识别层图形保存下来。保存名称通常和extractDevice语句中的识别层名称一致。 saveRecognition(ngate “ngate”) saveRecognition(pgate “pgate”),验证工具介绍,概述,saveRecognition语句,2020/9/30,31/110,Diva,Calibre,演示,在进行版图提取前，还需要在版图中生成与电路图中管脚相对应的PIN。方法如下： 在LSW窗口中，选中第一层金属代表的

18、层次，然后在Virtuoso环境菜单中选择Create-Pin，这时会出来以下窗口。,验证工具介绍,概述,版图提取说明,2020/9/30,32/110,Diva,Calibre,演示,填上端口的名称（Terminal Names 和Schematic中的端口名称要一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于create Label属于可选项，选上后，端口的名称将在版图中显示。,验证工具介绍,概述,版图提取说明（续）,2020/9/30,33/110,Diva,Calibre,演示,LVS文件中的逻辑结构相对比较简单。只需进行网表比较，参数比较，

19、以及把一些并联或串联的元器件合并成一个器件即可。所以这一部分文件不会因为层次不同而有很大不同，根据范本做少许改动即可。,验证工具介绍,概述,LVS规则文件的编写,2020/9/30,34/110,Diva,Calibre,演示,验证工具介绍,概述,LVS文件例子,2020/9/30,电容比较语句,35/110,Diva,Calibre,演示,1、欠压保护电路,验证工具介绍,概述,实例介绍,2020/9/30,36/110,Diva,Calibre,演示,验证工具介绍,概述,运行Diva中的DRC工具,2020/9/30,37/110,Diva,Calibre,演示,Checking Metho

20、d：选择检查版图的方法。 flat：检查版图中所有图形，不检查子版图。 hierarchical：利用层次之间的结构关系和模式识别优化，检查版图中单元块内部的版图。 hier w/o optimization：利用层次之间的结构关系而不用模式识别优化，检查版图中单元块内部的版图。 默认选择Flat模块,验证工具介绍,概述,Diva中的DRC工具介绍,2020/9/30,38/110,Diva,Calibre,演示,Checking Limit： 用来选择检查哪一部分的版图。 full：表示检查整个版图。 incremental：表示检查自从上一次DRC检查以来，改变的版图。 by area：表

21、示检查指定区域的版图 默认选择full模式。 Rules File表明DRC规则文件的名称。 Rules Library 表明DRC规则文件所在的库的名称。,验证工具介绍,概述,Diva中的DRC工具介绍（续）（二）,2020/9/30,39/110,Diva,Calibre,演示,验证工具介绍,概述,DRC运行结果,2020/9/30,逐条执行DRC检查,运行结果总结： 0 error,40/110,Diva,Calibre,演示,验证工具介绍,概述,运行Diva中的EXT工具,2020/9/30,指定EXT规则文件的位置。,Verify-extractor,41/110,Diva,Cali

22、bre,演示,验证工具介绍,概述,EXT运行结果,2020/9/30,从版图中提取出了9个nmos管,从版图中提取出了9个pmos管,从版图中提取出了47个电阻,没有错误,42/110,Diva,Calibre,演示,验证工具介绍,概述,提取出的电路连线图,2020/9/30,43/110,Diva,Calibre,演示,验证工具介绍,概述,运行Diva中的LVS工具,2020/9/30,选择要比较的电路图所在的位置,选择版图中提取出的需要比较的网表,指定LVS规则文件路径,Verify-LVS,44/110,Diva,Calibre,演示,验证工具介绍,概述,LVS运行结果,2020/9/3

23、0,错误,LVS未通过,错误,45/110,Diva,Calibre,演示,验证工具介绍,概述,LVS错误显示方法,2020/9/30,单击 Error Display则能看到版图与电路图不一致的地方。,46/110,Diva,Calibre,演示,在实际芯片中，由于工艺上的或是其他的一些不可避免的因素的影响，会产生一些寄生的元件。比如说，寄生电容、寄生电阻等等。 而这些寄生元件又往往会对我们的电路特性带来负面的影响，所以我们必须充分考虑，并且定量仿真其带来的影响。 这个仿真称为后仿真。后仿真就是提取版图中的寄生参数并将其带入电路中进行仿真。后仿真的结果才是最接近实际芯片性能的仿真结果。,验证

24、工具介绍,概述,后仿真,2020/9/30,47/110,Diva,Calibre,演示,在后仿真前也需要进行版图提取。相比于LVS前的版图提取，这里的版图提取，不仅要提取出电路本身含有的器件，还要提取出寄生器件（寄生电阻和寄生电容等）。 所以，同样需要一个版图提取文件，这个文件中的提取方法与LVS中的提取方法相同。,验证工具介绍,概述,寄生参数提取,2020/9/30,48/110,Diva,Calibre,演示,measureResistance 语句 measureParasitic语句 saveParasitic语句,验证工具介绍,概述,寄生参数提取语句,2020/9/30,49/11

25、0,Diva,Calibre,演示,measureResistance 语句用来从互联层中提取寄生电阻-电容网络。 measureResistance语句处理的层次必须是在geomConnect语句中被定义的连接层，并且必须在geomConnect语句之后使用该语句。 res_metal1=measureResistance(metal1 “res ivpcell EXT csmc” 0.05 “r” (ignore=0.1) ),验证工具介绍,概述,measureResistance语句介绍,2020/9/30,50/110,Diva,Calibre,演示,这个函数通过测量层次或层次之间的关

26、系来获得寄生参数。 cap= measureParasitic( area ( poly over metal ) 0.03 two_net ) 表示通过计算poly和metal这两层之间的重叠面积，再乘一个系数0.03，来得到一个带电容值的两端电容器件。,验证工具介绍,概述,measureParasitic语句,2020/9/30,51/110,Diva,Calibre,演示,将测量值作为寄生器件保存到extracted view中，在view中的相应位置会产生相应器件，而这些测量值将作为器件的属性被保存。 saveParasitic( c_p “PLUS” “MINUS” “c” “cap

27、 ivpcell EXTcsmc”) 这条语句表示把c_p这个值作为两端电容模型（cap）进行保存，并把这个数值存在参数c中，这个c参数即为寄生电容的容值。,验证工具介绍,概述,saveParasitic语句,2020/9/30,52/110,Diva,Calibre,演示,当寄生参数提取完成后，将这些参数加入到原来的网表中，利用此网表重新进行各项性能的仿真，得到的仿真结果即为后仿真结果，该结果与实际流片得到的芯片结果更为相近。,验证工具介绍,概述,后仿真过程,2020/9/30,53/110,Calibre,演示,Calibre简介,Mentor Graphics 的Calibre是深亚微米

28、物理验证的工业标准。 Calibre具有先进的分层次处理功能，是唯一能在提高验证速率的同时，可最佳化重复设计层次化的实体验证工具。 代工厂提供的PDK中基本都含有适用于Calibre验证工具的规则文件（无需自己编写）。,验证工具介绍,概述,Diva,2020/9/30,54/110,Calibre,演示,Calibre规则文件,主要包含五个部分： 系统设置 层次定义 层次处理 检查程序 输出描述 具体可以参考：Standard Verification Rule Format(SVRF),验证工具介绍,概述,Diva,2020/9/30,55/110,Calibre,演示,运行Calibre,

29、我们已经将calibre链接进cadence环境中 DRC-Design Rules Check LVS-Layout Versus Schematic PEX-Parasitic Extraction using Xcalibre RVE-Results Viewing Environment,验证工具介绍,概述,Diva,2020/9/30,56/110,Calibre,演示,Calibre中DRC的执行流程,验证工具介绍,概述,Diva,2020/9/30,57/110,Calibre,演示,DRC的运行步骤,验证工具介绍,概述,Diva,2020/9/30,58/110,Calibre

30、,演示,DRC的运行步骤（续1）,输入Calibre DRC的rule files 输入运行Calibre DRC的文件夹,验证工具介绍,概述,Diva,2020/9/30,输入layout file，或导入layout view使其自动生成。,59/110,Calibre,演示,DRC的运行步骤（续2）,指定DRC Result的文件名和格式 Run完DRC后立即开启RVE窗口 指定DRC Report的文件名，可选择每run一次DRC，就覆盖原先的report文件,验证工具介绍,概述,Diva,2020/9/30,60/110,Calibre,演示,DRC的运行步骤（续3）,点击setup

31、-select checks 这里给出rule file中所有的rule，可以选择某些rule不做check 对于rule file定义的groups，也可选择某些group不做check 下方窗口显示rule的解释,验证工具介绍,概述,Diva,2020/9/30,61/110,Calibre,演示,DRC运行步骤（续4）,Run control，可选择是否在本地服务器上运行DRC，一般选择默认值。,验证工具介绍,概述,Diva,2020/9/30,62/110,Calibre,演示,DRC运行步骤（续5）,验证工具介绍,概述,Diva,2020/9/30,点击 Run DRC来执行DRC检

32、测,63/110,Calibre,演示,DRC运行结果,显示DRC规则检测中检测出的违反DRC rule的error Click坐标，可在layout view中显示出error的地方 违反rule的解释,验证工具介绍,概述,Diva,2020/9/30,64/110,Calibre,演示,DRC运行报告,将error更正后，重新run DRC，直到没有error为止。也可以看summary report中，rule check result statistics栏有没有违反的地方。,验证工具介绍,概述,Diva,2020/9/30,65/110,Calibre,演示,注意事项,在版图中Nwe

33、ll需要打孔接电源，衬底需要打孔接地 电源和地需要打标签，用标签层,验证工具介绍,概述,Diva,2020/9/30,66/110,Calibre,演示,其他规则文件,Design for manufacturability(DFM) 可制造性设计 可将其视为一种加强的DRC Anenna Ratio Effect Generic Prevention 防止天线效应设计 可将其视为一种和density有关的DRC,验证工具介绍,概述,Diva,2020/9/30,67/110,Calibre,演示,天线效应,跳线法(可以向上或者向下跳) 加入保护二极管,验证工具介绍,概述,Diva,2020/

34、9/30,During the fabrication process, metal and poly interconnect paths can act like antennas and build up electrical charge. Charges of sufficient magnitude may find a path to ground by arcing from poly through the oxide layer to the well in a gate region, thereby damaging or destroying the gate.,68

35、/110,Calibre,演示,LVS检查,检查版图与电路图的一致性 执行LVS前应先完成DRC Tape-out （流片）之前LVS结果应该是Error-free LVS的正确性依赖于TEXTlabel的正确对应,验证工具介绍,概述,Diva,2020/9/30,69/110,Calibre,演示,Calibre中LVS的执行流程,验证工具介绍,概述,Diva,2020/9/30,70/110,Calibre,演示,LVS运行步骤,验证工具介绍,概述,Diva,2020/9/30,71/110,Calibre,演示,LVS运行步骤（续1）,验证工具介绍,概述,Diva,2020/9/30,输

36、入Calibre LVS的rule files 输入运行 Calibre LVS的文件夹,可指定run Hierarchical 或Flat模式，layout与source的形式选择Layout vs Netlist 版图的输入源输入layout file，或导入layout view使其自动生成。,72/110,Calibre,演示,LVS运行步骤（续2）,验证工具介绍,概述,Diva,2020/9/30,电路图的输入源输入.net格式的文件，或从Schematic viewer import，通常采用导入的方法。这里需要注意model name 的一致性。,73/110,Calibre,演

37、示,LVS运行步骤（续3）,验证工具介绍,概述,Diva,2020/9/30,指定LVS Result的文件名 run完LVS后立即检视report 建立SVDB database并在run完LVS后开启RVE来查看error,74/110,Calibre,演示,LVS运行步骤（续4）,验证工具介绍,概述,Diva,2020/9/30,75/110,Calibre,演示,LVS运行结果,验证工具介绍,概述,Diva,2020/9/30,设置好后点击Run LVS，如果出现错误，则需要返回Layout或者Schematic中进行修改。例如：修改连线、端口、器件参数等。,76/110,Calibr

38、e,演示,LVS运行结果（续1）,验证工具介绍,概述,Diva,2020/9/30,LVS report 开始会记录使用的layout netlist，source netlist，rule file，run directory与calibre的版本。 若有error会在report开头有个X符号，否则为笑脸,77/110,Calibre,演示,LVS运行结果（续2）,layout的net比source的多，说明layout中有开路情况 Layout的net比source的少，说明layout中有短路情况,验证工具介绍,概述,Diva,2020/9/30,78/110,Calibre,演示,L

39、VS运行结果（续2）,layout的net比source的多，说明layout中有一处开路 Layout的net比source的少，说明layout中有一处短路,验证工具介绍,概述,Diva,2020/9/30,79/110,Calibre,演示,LVS运行结果（续3）,一般错误都可以在RVE window中被找到，并被修改正确 有时候一个错误会导致许多错误，所以需要耐心，信心,验证工具介绍,概述,Diva,2020/9/30,80/110,Calibre,演示,LVS运行结果（续4）,修正error后，重新run LVS，在report上出现笑脸符号代表LVS check完全正确，RVE也将

40、显示Design Match,验证工具介绍,概述,Diva,2020/9/30,81/110,Calibre,演示,带IO PAD的LVS,IO PAD通常由Foundrt 提供，其内部主要是ESD和压焊块。 为了避免核心电路（Core）与IO PAD开路，有必要进行带IO PAD的LVS。,验证工具介绍,概述,Diva,2020/9/30,82/110,Calibre,演示,生成IO PAD symbol的方法,两种方式： 直接在symbol视窗下制作，完成后生成相应的schematic。 先在schematic下添加正确的pins，完成后生成相应的symbol。,验证工具介绍,概述,Div

41、a,2020/9/30,83/110,Calibre,演示,加入IO symbol,在schematic中添加需要的IO symbol。 注意给PAD供电的电源以及他们的port name。 不要忘记数字部分与模拟部分中间用于隔离的PDIODEX的symbol。,验证工具介绍,概述,Diva,2020/9/30,84/110,Calibre,演示,未加IO netlist的LVS结果,Run LVS时出现很多错误，这是因为symbol只带有输入、输出的关系，内部netlist为空，因此需要添加io的netlist。,验证工具介绍,概述,Diva,2020/9/30,85/110,Calibre

42、,演示,添加IO netlist的方法,将IO的.sp文件中相应的IO PAD的netlist复制到LVS中生成的source的netlist中，即在电路图的网表中添加好了IO的netlist。,验证工具介绍,概述,Diva,2020/9/30,86/110,Calibre,演示,添加IO netlist后的LVS结果,逐条检查这些出错信息，发现均为IO内部出错，而IO为Foundry提供的标准单元，一般不推荐用户进行改动。所以，此时可以认为带IO的LVS已经完成。,验证工具介绍,概述,Diva,2020/9/30,87/110,Calibre,演示,后仿真步骤,导入寄生参数提取规则文件进行寄

43、生参数提取。 由于后仿真时没有视图，所以需要建立一个具有spectre属性的视图，用于在后仿真时替代前仿真中的symbol。 修改spectre的CDF参数，建立 spectre与calibre生成文件之间的联系。 在仿真model中调用PEX生成的主文件即可进行后仿真。,验证工具介绍,概述,Diva,2020/9/30,88/110,Calibre,演示,Calibre中寄生参数提取流程,验证工具介绍,概述,Diva,2020/9/30,89/110,Calibre,演示,寄生器件类型,验证工具介绍,概述,Diva,2020/9/30,Capacitance 两导体间存在电荷 Resista

44、nce 会限制流过导体的电流 Inductance 电流流经导体时产生的磁场效应,90/110,Calibre,演示,寄生参数提取步骤,验证工具介绍,概述,Diva,2020/9/30,91/110,Calibre,演示,寄生参数提取步骤（续1）,输入Calibre PEX的rule files 输入运行 Calibre PEX的文件夹,验证工具介绍,概述,Diva,2020/9/30,输入layout file，或导入layout view使其自动生成,92/110,Calibre,演示,寄生参数提取步骤（续2）,提取类型选择晶体管级、寄生电阻以及电容、无电感 Netlist选择生成的格式为

45、spectre，name从layout来，与layout保持一致 完成PEX后自动打开netlist file,验证工具介绍,概述,Diva,2020/9/30,93/110,Calibre,演示,寄生参数提取步骤（续3）,执行寄生参数提取后会生成三个文件，其中*.netlist是主文件，包含版图本身的元件，在主文件中有两个include语句，将两个寄生参数文件包含进来。,验证工具介绍,概述,Diva,2020/9/30,94/110,Calibre,演示,使用Calibre的小技巧,Common to DRC/LVS/PEX,验证工具介绍,概述,Diva,2020/9/30,保存runset file后可在下次调用时自动添加设置，方便使用。,95/110,Calibre,演示,使用Calibre的小技巧（续）（二）,Common to DRC/LVS/PEX,验证工具介绍,概述,Diva,2020/9/30,Set s