章半导体存储器.ppt

1、教学内容: 第一章 微型计算机基础 第二章 微型计算机指令系统 第三章 汇编语言程序设计 第四章 半导体存储器 第五章 数字量输入输出 第六章 模拟量输入输出,微机原理与应用,第1章、微型计算机基础,1.3微型计算机系统的组成、分类和配置 1.3.1微型计算机系统的组成,3,2.0.1 指令的基本构成,操作码,操作数，,操作数,说明要执行的是什么操作,操作对象，可以有0个、1个或2个,目的,源,4,一、操作码-部分8088常用指令,5,3、存储器操作数,存储器操作数,字节 字 双字,1 2 4,类型,存储单元个数,存储单元的物理地址 = 段基地址 + 偏移地址,6,2.1 8086的寻址方式,

2、寻址方式可分为,立即寻址,直接寻址,变址寻址,寄存器寻址,基址寻址,基址-变址寻址,寄存器间接寻址,7,2.2.1 数据传送指令,可实现原始数据、中间结果、最终结果等 存储器 寄存器 I/O 数据传送指令又可分为如下四种： 通用传送 目标地址传送 标志传送 输入输出,8,1.通用传送指令（4种） (1) MOV dest，src； destsrc 传送的是字节还是字取决于指令中涉及的寄 存器是8位还是16位。 具体来说可实现： MOV mem/reg1，mem/reg2 指令中两操作数中至少有一个为寄存器 例: MOVCL，DL MOVAX，BX MOVSI，CX MOVCL，BX+5,9,例

3、1：将ASCII码2AH(*)写入1000H存储单元。 程序段如下： MOV DI，1000H MOV AL，2AH MOV DI，AL HLT,10,例2：将1000H存储单元内容读出到AL寄存器。 程序段如下： MOV DI，1000H MOV AL， DI HLT,11,第4章 半导体存储器,12,主要内容：,4.1概述 4.2随机读写存储器（RAM） 4.3只读存储器（ROM） 4.4CPU与存储器的连接 4.5微型计算机的扩展存储器及其管理,13,4.1概述,4.1.1存储器的分类 内存存放当前运行的程序和数据。 特点：快，容量小，随机存取，CPU可直接访问。 通常由半导体存储器构成

4、 RAM、ROM 外存存放非当前使用的程序和数据。 特点：慢，容量大，顺序存取/块存取。需调入内存后CPU才能访问。 通常由磁、光存储器构成，也可以由半导体存储器构成 磁盘、磁带、CD-ROM、DVD-ROM、固态盘,14,存储器的层次结构,微机拥有不同类型的存储部件 由上至下容量越来越大，但速度越来越慢,寄存器堆,高速缓存,主存储器,联机外存储器,脱机外存储器,快,慢,小,大,容量,速度,CPU内核,15,4.1概述,4.1.2半导体存储器的分类,随机存取存储器（RAM） Random Access Memory 只读存储器（ROM） Read Only Memory,16,4.1概述,4.

5、1.3半导体存储器的主要指标,存储容量：存储单元个数M每单元位数N 存取时间：从启动读(写)操作到操作完成的时间 存取周期：两次独立的存储器操作所需间隔的最小时间 平均故障间隔时间MTBF（可靠性） 功耗：动态功耗、静态功耗,17,4.1概述,4.1.4半导体存储器的结构,单译码编址存储器： -结构图 双译码编址存储器： -结构图,18,4.2随机读写存储器（RAM）,4.2.1静态RAM,图4.2 六管静态RAM存储电路,-工作原理,19,4.2随机读写存储器（RAM）,4.2.1静态RAM,-举例6264结构与原理,20,SRAM 6264芯片,6264外部引线图 逻辑符号：,6264,D

6、7-D0 A12-A0 OE WE CS1 CS2,21,6264芯片的主要引线,地址线： A0A12 数据线： D0 D7 输出允许信号：OE 写允许信号： WE 选片信号： CS1、CS2,22,6264芯片与系统的连接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,译码 电路,高位地址信号,D0D7, , ,23,译码电路,将输入的一组二进制编码变换为一个特定的控制信号，即： 将输入的一组高位地址信号通过变换，产生一个有效的控制信号，用于选中某一个存储器芯片，从而确定该存储器芯片在内存中的地址范围。,24,全地址译码,用全部的高位地址信号作为译码信

7、号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。,存储器 芯片,译 码 器,低位地址,高位地址,全部地址,片选信号,25,全地址译码例,6264芯片的地址范围：F0000HF1FFFH 11110000000 11110001111,A19,A18,A17,A16,A15,A14,A13,&,1,#CS1,A12 A0,D7 D0,高位地址线全部参加译码,6264,A12-A0,D7-D0,#OE #WE,26,部分地址译码,用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。 下例使用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个

8、地址，即这两个地址都指向同一个单元。,27,部分地址译码例,同一物理存储器占用两组地址： F0000HF1FFFH B0000HB1FFFH A18不参与译码,A19,A17,A16,A15,A14,A13,&,1,到 6264 CS1,28,应用举例,将SRAM 6264芯片与系统连接，使其地址范围为：38000H39FFFH和78000H79FFFH。 选择使用74LS138译码器构成译码电路,Y0# G1 Y1# G2A Y2# G2B Y3# Y4# A Y5# B Y6# C Y7#,片选信号输出,译码允许信号,地址信号,（接到不同的存储体上）,74LS138逻辑图：,29,74LS

9、138的真值表：（注意：输出低电平有效） 可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即 Y=f(A,B,C),1,1,1,1,1,1,1,1,X X X,其 他 值,0,1,1,1,1,1,1,1,1 1 1,1 0 0,1,0,1,1,1,1,1,1,1 1 0,1 0 0,1,1,0,1,1,1,1,1,1 0 1,1 0 0,1,1,1,0,1,1,1,1,1 0 0,1 0 0,1,1,1,1,0,1,1,1,0 1 1,1 0 0,1,1,1,1,1,0,1,1,0 1 0,1 0 0,1,1,1,1,1,1,0,1,0 0 1,1 0 0,1,1,1,1,1,1,

10、1,0,0 0 0,1 0 0,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0,C B A,G1 G2A G2B,30,应用举例(续):,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,G1,G2A,G2B,C,B,A,&,&,A19,A14,A13,A17,A16,A15,+5V,Y0,下图中A18不参与译码，故6264的地址范围为：,38000H39FFFH 78000H79FFFH,6264,31,4.2随机读写存储器（RAM）,4.2.2动态RAM,-工作原理,图4.5 单管动态存储电路,32,4.2随机读写存储器（RAM）,4.2.2动

11、态RAM,-举例2116,33,4.2随机读写存储器（RAM）,4.2.3双口RAM 2个端口可独立读/写的RAM， 高速共享数据,图4.8 CY7C130/131, 140/141引脚图,34,4.3只读存储器（ROM）,4.3.1掩膜ROM,图4.12 掩膜ROM示意图,-工作原理,35,4.3只读存储器（ROM）,4.3.2可擦可编程只读存储器（EPROM）,图4.13 浮栅MOS EPROM存储电路,-工作原理,36,4.3只读存储器（ROM）,4.3.2可擦可编程只读存储器（EPROM）,图4.14 2764A功能框图,-工作原理,37,4.3只读存储器（ROM）,4.3.3电可擦可

12、编程ROM（EEPROM） 并行EEPROM， 串行EEPROM,38,4.3只读存储器（ROM）,4.3.4新一代可编程只读存储器FLASH,图4.23 FLASH存储器的结构示意图,39,4.3只读存储器（ROM）,4.3.4新一代可编程只读存储器FLASH 不丢失 块擦除 单一电源 底成本 高密度,图4.25 HN29WT800系列FLASH引脚图,40,4.3只读存储器（ROM）,4.3.4新一代可编程只读存储器FLASH,图4.26 HN29WT800系列FLASH结构图,41,4.3只读存储器（ROM）,4.3.4新一代可编程只读存储器FLASH,图4.27 Flash Disk模

13、块,42,4.4CPU与存储器的连接,4.4.1连接时应注意的问题-3总线 CPU总线负载能力：1个TTL电路 CPU时序与存储器存取速度的配合 存储器组织、地址分配： RAM:系统区+用户区 ROM:,43,8088系统中存储器连接涉及到的3总线信号包括： 地址线A19-A0 数据线D7-D0 存储器读信号MEMR# 存储器写信号MEMW# 需要考虑的存储芯片引脚 地址线An-1-A0：接地址总线的An-1-A0 数据线D7-D0：接数据总线的D7-D0 片选信号CS#(CE#) (可能有多根)：接地址译码器的片选输出 输出允许OE#(有时也称为读出允许) ：接MEMR# 写入允许WE#：接

14、MEMW#,44,8086的16位存储器接口,数据总线为16位，但存储器按字节进行编址 用两个8位的存储体(BANK)构成16位,BANK1 奇数地址,BANK0 偶数地址,D15-D0,D7-D0,D15-D8,A19-A0,译码器,控制信号,体选信号 和读写控制,如何产生？,如何连接？,45,4.4CPU与存储器的连接,4.4.2典型CPU与存储器的连接-3总线 6116地址： A0000H-A07FFH 6116重叠地址： A0800H-A0FFFH,IBMPC/XT与6116的连接,46,4.4CPU与存储器的连接,4.4.2典型CPU与存储器的连接,47,4.4CPU与存储器的连接,

15、4.4.3IBM PC/XT中的存储器 地址：20位 00000H- FFFFFH 地址：24位 000000H- FFFFFFH,48,IBM PC/XT的内存空间分配,00000H,9FFFFH,BFFFFH,FFFFFH,RAM区 640KB,保留区 128KB,ROM区 256KB,49,4.4CPU与存储器的连接,4.4.3IBM PC/XT中的存储器ROM子系统 32K-BASIC F6000H- FDFFFH 8K-BIOS FE000H- FFFFFH,图4.32 系统板上的ROM电路,50,4.4CPU与存储器的连接,4.4.3IBM PC/XT中的存储器RAM子系统 256

16、K= 64K*8,图4.33 RAM子系统组成框图,51,4.5微型计算机的扩展存储器及其管理,4.5.1存储器体系的分级结构 高可靠性，速度快， 低成本，大容量 分级存储器体系： 高速缓冲存储器CACHE 主存储器+辅助存储器,图4.34 存储系统的分级结构示意图,52,4.5微型计算机的扩展存储器及其管理,4.5.2高速缓冲存储器,53,1）为什么需要高速缓存？,CPU工作速度与内存工作速度不匹配 例如，800MHz的PIII CPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。 解决： CPU插入等待

17、周期降低了运行速度； 采用高速RAM成本太高； 在CPU和RAM之间插入高速缓存成本上升不多、但速度可大幅度提高。,54,2）工作原理,基于程序执行的两个特征： 程序访问地址的局部性：过程、循环、子程序。 数据存取地址的局部性：数据相对集中存储。 存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据（主存）存放在速度非常高（与CPU速度相当）的SRAM高速缓存CACHE中。需要时就可以快速地取出。,55,DB,CPU,Cache控制部件,Cache,RAM,AB,送主存地址,检索(用主存地址作为关键字,查找CAM)前提：每次访问的主存地址都保留在CAM内。,CAMContent Acc

18、ess Memory,命中则发出读 Cache命令, 从Cache取数据,不命中则发出读RAM命令, 从RAM取数据,Cache的工作原理图示,56,取指令、数据时先到CACHE中查找： 找到（称为命中hit）直接取出使用； 没找到(失效miss)到RAM中取，并同时存放到CACHE中，以备下次使用。 只要命中率相当高，就可以大大提高CPU的运行效率，减少等待。现代计算机中CACHE的命中率都在90%以上。 命中率影响系统的平均存取速度 系统的平均存取速度 Cache存取速度命中率+RAM存取速度不命中率,57,例如：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为

19、90%。则存储器整体访问时间由没有CACHE的8ns减少为： 1ns90% + 8ns10% = 1.7ns 速度提高了近4倍。 在一定的范围内，Cache越大，命中率就越高，但相应成本也相应提高 Cache与内存的空间比一般为1128,58,*Cache系统有三个主要过程：,主存Cache地址变换地址映射 解决：把Cache与主存都分成大小相同的页（若主存容量为2n，Cache容量为2m，页的大小为2p（即页内地址有p位），则主存的页号共有(n-p)位，Cache页号共有(m-p)位）这样，主存Cache地址变换，就是如何把主存页映射到Cache页上（即只映射页号）。 全相连映射主存任意页可

20、映射到Cache的任意页。这需要有一个很大的页号映射表（共有2m-p项），放在CAM存储器中。昂贵，但冲突小。 直接映射主存页号B与Cache页号b满足关系： b=B 组相连映射把页分组，然后结合上面两种方法：组间直接映射，组内全映射。,59,不命中时如何替换Cache内容 有以下几种替换算法： 随机替换 先进先出FIFO 最近最少使用LRU（Least Recently Used） 最久没有使用LFU（Least Frequently Used） Cache与主存的一致性 两种常用的更新算法： 写穿式（WT，Write Through）同时更新 回写式（WB，Write Back）仅当替换时

21、才更新主存,60,*Cache的读写操作,写操作 读操作,贯穿读出式 旁路读出式,写穿式 回写式,61,写穿式（Write Through）,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主 存,62,回写式（Write Back）,数据一般只写到Cache，当Cache中的数据被再次更新时，才将原来的数据写入主存相应页，并接受新的数据。,CPU,Cache,主 存,更新,写入,63,贯穿读出式,CPU,Cache,主 存,CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。若命中，则切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存。,64,旁路读出式,CPU向Cache和主存同时发出数据请求。如果命中，则Cache将数据送