Verilog语言的基本语法规则.ppt

1、2.3.1 Verilog语言的基本语法规则2.3.2变量的数据类型2.3.3 Verilog程序的基本结构2.3.4逻辑功能模拟和测试，2.3硬件描述语言Verilog HDL基础，硬件描述语言硬件描述语言(HDL)是高级语言(高级)以文本说明数字系统硬件结构和行为的语言，可以表示逻辑电路图表、逻辑表达式和复杂数字逻辑系统的逻辑功能。HDL是高级自动化设计的起点和基础。基于2.3硬件描述语言Verilog HDL、HDL的电脑处理：逻辑合成是在HDL中描述的数字逻辑电路模型中导出电路基本组件列表和组件之间的连接关系(也称为门级网络表)的过程。编译高级语言设计，使其类似于目标代码创建过程。创建

2、语句级组件和连接关系的数据库。根据牙齿数据库，可以创建集成电路或印刷电路板PCB。逻辑模拟是利用计算机模拟软件预测数字逻辑电路的结构和行为。仿真器解释HDL说明，并以文本格式或时间波形图格式提供电路的输出。在模拟过程中，如果发现设计出错，必须及时更正HDL说明。2.3.1 Verilog语言的基本语法规则，对于数字电路说明(也称为建模)，Verilog语言提供了完整的语法结构集。1间隔符： Verilog的间隔符主要起到分隔文本的作用，使文本错误，便于阅读和修改。分隔符包括空格(b)、制表符(t)、换行符(n)和页面交换。2注释：注释是为了提高程序的可读性，在编译时不起作用。多行注解文字(多行

3、注解写入):/*-*/；单行注释符号：以/开始，并以注释文字结束，直到行尾。Verilog语言用于指示数字逻辑电路逻辑状态，它规定了四个茄子默认逻辑值。标识符：是用于命名对象(例如模块名、电路输入和输出通信端口、变量等)的字符串。以英文字母或下划线开头(例如，clk、counter8、_net、bus_A)。关键字：是Verilog语言本身中规定的特殊字符串，用于定义语言的结构。例如，module、endmodule、input、output、wire、reg、and等是关键字。关键字全部为小写，关键字不能用作标识符。4逻辑值集、3标识符和关键字、5常量及其表示法、实数常量和Verilog使您

4、可以使用参数定义语句定义表示称为符号常量的常量的标识符。定义的格式为parameter参数名称1常量表达式1，参数名称2常量表达式2，例如，parameter BIT=1、BYTE=8、PI=3.14，常量，整数类型(例如，3b101、5o37、8he3、8b1001_0011、2.3.2变量的数据类型，单线网络类型3360是输出始终根据输入更改更新值的变量，通常为/以上电路输出信号L，网络变量wire 7:0/声明8位宽度的网络总线变量。寄存器变量对应于具有保持状态功能的回路元件，例如触发器寄存器。寄存器变量只能在initial或always中赋值。2，寄存器类型，4茄子寄存器类型变量，如r

5、egclock/定义1位寄存器变量reg 3:0 counter。/定义4位寄存器变量。2、每个模块首先定义端口，描述输入和输出，然后描述模块功能。2.3.3 Verilog程序的基本结构；Verilog使用大约100个预定义关键字定义该语言的结构；1，VerilogHDL程序由模块组成。每个模块的内容包含在关键字module和endmodule语句之间。每个模块实现特定的功能。除，3，endmodule语句外，每个语句后面必须有分号。4，/*-*/和/.您可以注释VerilogHDL程序的所有部分。，模块定义的常规语法结构如下：使用模块名称、数据类型描述、示例结构描述构建门回路Verloger模型，/gate-level description of simple circuit module mu x2 to 1(a，)Input a，b/定义输入信号输出；/定义输出信号wire selnot、a1、B1；/定义内部节点信号数据类型/以下说明电路逻辑功能。not U1(selnot，sel)；And U2(a1，a，sel not)；And U3(b1，b，sel)；Or U4(out、a1、B1)；Endmodule、2.3.4逻辑功能的模拟和测试，逻辑电路设计块完成后，应测试牙齿设计块说明的逻辑功能