计算机组成与结构课件 第4章 主存储器

第4章主存储器主要内容：4.1主存储器概述4.2双极型半导体存储原理及存储芯片（自学）4.3静态MOS存储单元与芯片（自学）4.4动态存储单元与存储器芯片4.5半导体只读存储器与芯片4.6主存储器的设计与应用第4章主存储器4.1主存储器概述4.1.1主存储器的分类4.1.2主存储器性能指标4.1.3主存储器的发展（略）4.1.1存储器的分类1．按制造工艺划分包括双极型和MOS型两大类双极型的特点是速度快、容量小、功耗大等，适合于小容量快速存储器，如用作寄存器组或Cache。MOS型的特点是功耗小、容量大按，适合于主存储器2.按电路结构划分可以分为静态存储器和动态存储器。其中，前者是利用双稳态触发器的两个稳定状态保存信息。将每一位数存储在一个双稳态的存储器单元里，每个单元是用一个六晶体管电路来实现的。后者依靠电容上所存储的电荷来暂存信息，需要定期向电容充电（也称为定时刷新内容），即对存1的电容补充电荷。动态存储器结构简单，在各类半导体存储器中它的集成度最高，适合于做大容量的主存储器3．按功能划分（1）随机存储器（RAM）：直接编址访问。（2）只读存储器（ROM）：分为MROM、PROM、EPROM)、E2PROM、Flash4.1.2主存储器性能指标1．总线频率2．内存速度：单位为纳秒，记为ns3．内存的数据带宽：=(总线频率×带宽位数)/84．延迟时间CAS：指从读命令有效开始，到输出端可以提供数据为止的时间5．访问时间TA：指从存储器收到读/写命令后，再从存储器中读出/写入信息所需的时间6．存取周期TM：指本次存取开始到下一次存取开始之间所需的时间7．内存容量4.1.3主存储器技术的发展（略）FPM：即FastPageMode、快页模式每隔3个时钟周期传送一次数据EDO：即ExtendedDataOut、扩展数据输出每隔两个时钟脉冲周期传输一次数据SDRAM：SynchronousDRAM，同步动态随机存储器RAM和CPU能够共享一个时钟周期DDR：DoubleDataRage，双数据率，又称SDRAMII允许在时钟脉冲的上升沿和下降沿传输数据包括DDR、DDRII、DDRIII……4.2双极型半导体存储原理及存储芯片（略）4.2.1双极型存储单元4.2.2双极型存储器芯片4.2.1双极型存储单元（1）写入“1”或“0”S1：字线Z加负脉冲S2：写1时，W加高电平，W加低电平，保证V1截止，V2导通；写0时，相反。（2）读出“1”或“0”S1：字线Z加负脉冲S2：放大并检测W或W线上的信号，获得0或1。（3）保持：字线Z加高电平，两根位线加低电平。4.2.2双极型存储器芯片SN741894.3静态MOS存储单元与芯片MOS，Metal-Oxide-Semiconductor，即金属-氧化物半导体4.3.1静态MOS存储单元4.3.2静态MOS存储芯片补充：MOS反相器特性(1)电路结构G栅极D漏极S源极VoVIEDN沟道增强型MOS反相器T1：驱动管T2：负载管(2)特性T2的栅极与漏极相连，始终饱和导通，故相当于一个电阻。VI为低电平时，T1截止，Vo为高电平。VI为高电平时，T1导通，Vo为低电平。4.3.1静态MOS存储单元V3V1V4V2V5V6ZWWEDAB1．存储单元电路V1、V3：MOS反相器触发器V2、V4：MOS反相器V5、V6：控制门管Z：字线，选择存储单元W、W：位线，完成读/写操作定义：“0”：V1导通，V2截止；“1”：V1截止，V2导通。2．静态存储单元的工作过程V5、V6字线Z加高电平，高、低电平，写1/0。导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读1/0。保持：只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，称之为静态。Z：加低电平，V5、V6截止，该单元未选中，保持原状态。注意，静态单元是非破坏性读出，读出后不需重写。V3V1V4V2V5V6ZWWEDAB4.3.2静态MOS存储芯片Intel21141．内部结构：见P148图5-82．引脚功能2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WE地址端：A9～A0（入）数据端：D3～D0（入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读4.4动态存储单元与存储芯片4.4.1动态MOS存储单元4.4.2动态存储器的刷新4.4.3DRAM动态存储器芯片4.4.1动态MOS存储单元1.动态MOS四管单元（1）电路结构T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线位线W、W：定义：“0”：T1导通，T2截止“1”：T1截止，T2导通（C1有电荷，C2无电荷）；（C1无电荷，C2有电荷）。T1T2T3T4ZWWC1C2BA(2)工作过程Z：加高电平，T3、T4导通，选中该单元。T1T2T3T4ZWWC1C2BA写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至高电平，断开充电回路。W、W上有无电流，确定是读“1”或“0”。再将T3和T4接通，根据保持：字线Z加低电平，需定期向电容补充电荷(动态刷新)。注意，四管单元是非破坏性读出，读出过程即实现刷新。2．单管电路定义：“0”:C无电荷，电平低（记为V0）“1”:C有电荷，电平高（记为V1）（1)电路结构C：记忆电容T：控制门管Z：字线W：位线CWZTC0B(2)工作过程注意，单管单元是破坏性读出，读出后需重写。Z加高电平，T导通；断开充电回路。根据VB的变化方向，即读出的是“1”或“0”。C将通过T充电或放电，B点电位VB将上升或下降。CWZTC0B写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，使B点电位为：保持：字线Z加低电平，T截止，该单元未选中，保持原状态。4.4.2动态存储器的刷新1.刷新的定义及其原因2.动态刷新的实现方法3.刷新周期的安排方式1.刷新的定义及其原因(1)定义：定期向电容补充电荷(2)原因DRAM依靠电容电荷存储信息，平时无电源供电，时间一长电容电荷会泄放。因此需定期（每隔2ms）向电容补充电荷，以保持信息不变。(3)注意刷新与重写的区别前者是非破坏性从动态M读出数据，需补充电荷以保持原来的信息。后者是在破坏性读出后通过重写恢复原来的信息2.动态刷新的实现方法(1)四管动态存储单元因保持互补对称结构，读出过程就是刷新过程；单管动态存储单元虽然属于破坏性读出，但已通过外围电路实现读后重写的再生功能(2)刷新基本过程按行刷新，并将每刷新一行所需时间定为一个刷新周期首先由刷新地址计数器提供刷新行的行地址，然后发送行选信号与读命令（即CAS为高电平）即可每刷新一行后刷新地址计数器加1注意，DRAM的制造工艺决定了必须在2ms内全部刷新一遍。即最大刷新时间间隔为2ms。3.刷新周期的安排方式（1）集中刷新（2）分散刷新（3）异步刷新(1)集中刷新方式可见，主存器有两种状态：①读/写/保持状态，由程序决定②刷新状态，在逻辑实现上由一个定时器每2ms请求一次，然后由刷新计数器控制一个计数循环，逐行刷新一遍。2ms内集中安排所有刷新周期。其中，刷新周期总数=最大容量芯片的行数死区优点：M利用率高，控制简单不足：刷新期间不能访问M，形成死区，可用在实时性要求不高的场合。R/W刷新R/W刷新2ms50ns(2)分散刷新方式优点：时序控制简单缺点：M利用率低，只能用于低速系统中。各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns(3)异步刷新方式2ms例.各刷新周期分散安排在2ms内。对主存速度影响最小，被大多数计算机采用每隔一段时间刷新一行：128行≈15.6微秒若CPU正在访问内存，则等待释放控制权后再安排刷新周期,并由DMA控制器控制DRAM的刷新。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新请求刷新请求（DMA请求）（DMA请求）4.4.3DRAM动态存储器芯片Intel21641．内部结构：见教材2．芯片引脚地址端：2164(64K×1)18916GNDCASDoA6A3A4A5A7A7～A0（入）数据端：Di（入），控制端：片选写使能WE：=0写，=1读空闲/刷新DiWERASA0A2A1Vcc分时复用，提供16位地址。Do（出）行地址选通RAS列地址选通CAS：=0时A7～A0为行地址高8位：=0时A7～A0为列地址低8位4.5半导体只读存储器与芯片5.3.1掩膜型只读存储器MROM只能由生产工厂写入信息。在制造时，制造商根据用户提供的信息，设计相应的光刻膜，以有无元件来表示1或0。通常只应用于打印机、显示器等设备中的字符发生器5.3.2可编程只读存储器PROM通过专门的PROM写入器，由用户一次性地写入信息分为结破坏性和熔丝性两种5.3.3可重编程的只读存储器EPROM由专门的写入器在25V电压环境下写入信息，在5V电压环境下读信息。可通过紫外线照射擦除信息改进后的可电擦除的EPROM称为E2PROM5.3.4FLASH只读存储器熔丝型PROM原理右图是一个4×4的PROM从0单元到3单元分别存储的信息为0110、1011、1010、0101。地址输入A0和A1经行译码形成行线，以选中某个存储单元（因此为字线）。列线D0~D3用来输出信息EPROM芯片——27161.编程写入：Vpp=+25V,CS有效，PGM为50ms高电平，A0~S10选择写入单元，O0~O7输入数据2.读数据：Vpp=+5V，CS有效，PGM为低电平，A0~S10选择读出单元，O0~O7读出数据Flash存储原理1.Flash存储单元结构2.0或1的物理表示形式

利用浮空栅上是否有电荷的两种稳定状态表示0或

1。3.Flash编程（状态“1”与状态“0”可相互转换）例如，在栅极与源极之间加一个+USG，在漏极与源极之间加一个+USD，保证USG>USD，来自源极的电荷向浮空栅扩散，使浮空栅上带上电荷，在源、漏之间形成导电沟道，完成状态“1”到状态“0”的转换。进行读操作时只要撤消USG，加一个适当的USD即可4.6主存储器的设计与应用4.6.1主存储器设计的基本原则4.6.2主存储器的逻辑设计4.6.3主存储器与CPU的连接（略）4.6.1主存储器设计的基本原则要解决的主要问题，包括：（1）寻址逻辑的设计？即如何按给出的地址去选择存储芯片和该芯片内的存储单元？（2）如果采用DRAM，动态刷新如何解决？（3）如何与CPU连接和匹配？（4）如何保证所读/写信息的正确性？为此，在设计主存储器时必须注意以下几点：1．驱动能力：通过放大信号实现2．根据应用，选择适当的存储器芯片3．存储器芯片与CPU的时序配合4．存储器的地址分配和片选译码5．行选信号RAS、列选信号CAS的产生行列地址的产生为了减少芯片的引脚数量，DRAM芯片的地址通常采用分时复用。4.6.2主存储器的逻辑设计首先要确定主存储器的总容量，即“字数×位数”。若按字节编址，则每个编址单元有8位（一个字节）。若按字编址，则每个编址单元为一个字长。然后确定所用的存储芯片的类型、型号和单片的容量等。由于单片存储芯片的容量小于总的存储容量，就需要将若干存储器芯片进行组合，即进行位数、字数的扩展。因此，设计主存储器的基本步骤包括：S1：计算芯片数，确字扩展方案（位扩展或字扩展）S2：地址分配和片选逻辑设计S3：设计连接方式【实例4-1】假设某主存储器容量4K×8b，分为固化区2KB和工作区2KB。固化区2KB选用EPROM芯片2716，该芯片的容量为2K×8b；工作区2KB的存储芯片选用RAM芯片2114，该芯片的容量为1K×4b。地址总线为A15~A0共16根，双向数据总线D7~D0共8根，读/写控制信号R/W。给出芯片地址分配与片选逻辑,并画出框图。S1：计算芯片数量27162K×8b21141K×4b21141K×4b21141K×4b21141K×4b通过分析，可知需要1片2716、4片2114。位扩展字扩展S2：地址分配和片选逻辑根据总容量（4KB），需要地址线12根（即A10~A0）。对于2176芯片，其容量为2K，就可以将低的11位地址A10~A0连接到该芯片上，剩下的一高位A11作为该芯片的片选控制线。对于两组2114芯片，每组1KB，可以将低10位地址A9~A0连接到芯片，余下的高两位A11和A10为片选控制线。

芯片容量芯片地址片选信号片选逻辑2kBA10~A0CS0A111kBA9~A0CS1A11A101kBA9~A0CS2A11A10S3：连接方式【实例4-2】用Intel2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。给出芯片地址分配与片选逻辑,并画出框图。S1：计算芯片数Intel2114：1K×4位/片，1K×41K×41K×41K×41K×41K×41K×41K×4根据要求需要8个芯片位扩展字扩展64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：4KBA15…A12A11A10A9……A0A11～A0000……0任意值001……1011……1101……1010……0100……0110……0111……1片选芯片地址S2.地址分配与片选逻辑4KB存储器在16位地址空间（64KB）中占据任意连续区间。低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A10S3.连接方式（1）扩展位数41K×41K×44101K×41K×44101K×41K×441041K×41K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）扩展单元数（3）连接控制线（4）形成片选逻辑电路11.22【实例4-3】某半导体存储器，按字节编址。其中，0000H～

07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。S1.计算容量和芯片数ROM区：2KBRAM区：3KB存储空间分配：S2.地址分配与片选逻辑先安排大容量芯片（放地址低端），再安排小容量芯片。便于拟定片