半导体集成电路原理与设计-第三章答辩

第三章集成电路中的无源器件有源器件三极管：NPN、PNP场效应管：N沟道（增强型、耗尽型）；P沟道（增强型、耗尽型）二极管：普通二极管、稳压二极管、肖特基二极管、变容二极管、发光二极管分立元件电阻器：碳膜、金属膜、绕线等，又分为固定和可变两种类型；分立元件电容器：电解电容器，一般制作容量比较大的电容；薄膜电容器；瓷片电容器。无源器件电阻器电容器电感器：一般由多匝线圈构成，不宜集成，小电感量特殊情况可集成互连线集成电路中的无源器件特点：制作工艺：最好与NPN管或MOS管工艺兼容。集成电阻器和电容器优点：元件的匹配及温度跟踪较好。串联电阻

集成电阻器和电容器的缺点：1、精度低（±20%），绝对误差大；2、温度系数较大；3、制作范围有限；4、占用芯片面积大，成本高。所以集成电路设计中应多用有源器件，少用无源器件

NPN晶体管基区扩散电阻3.1集成电阻器集成电路中的电阻分类：

无源电阻通常是合金材料或采用掺杂半导体制作的电阻

有源电阻将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出来的不同的电阻特性来做电阻。

无源电阻器分类合金薄膜电阻

采用一些合金材料沉积在二氧化硅或其它介电材料表面，通过光刻形成电阻条。常用的合金材料有：（1）钽（Ta）；（2）镍铬（Ni-Cr）；（3）氧化锌SnO2；（4）铬硅氧CrSiO。

多晶硅薄膜电阻

掺杂多晶硅薄膜也是一个很好的电阻材料，广泛应用于硅基集成电路的制造。

掺杂半导体电阻

不同掺杂浓度的半导体具有不同的电阻率，利用掺杂半导体的电阻特性，可以制造电路所需的电阻器。

无源电阻器常用设计图形（6）

离子注入电阻，薄层电阻RSBI=0.1-20kΩ/□，由于离子注入对掺杂浓度控制精度高，所以制作电阻精度高，适合制作高精度电阻。

薄层电阻RS（方块电阻）——表面为正方形的薄层，在电流平行于该正方形的某一边流过时所呈现出的电阻值。

掺杂半导体集成电阻器分类：（1）

基区扩散电阻{双极IC中用的最多的电阻}，其薄层电阻（方块电阻）RSB=100-200Ω/□，阻值范围50Ω-50KΩ；（2）

发射区扩散电阻，薄层电阻RSE≈5Ω/□；（3）埋层电阻，薄层电阻RS，BL≈20Ω/□（4）

基区沟道电阻，薄层电阻RSB1=5-15kΩ/□；（5）

外延层电阻，薄层电阻RSB1≈2kΩ/□；基区扩散电阻：基区扩散电阻结构示意图电阻体P型衬底接低电位电阻电位高端PN结隔离阻值估算R=RѕL/W

3.1

Rѕ为基区扩散层薄层电阻，W、L为电阻器的宽度和长度。薄层电阻的扩散是同NPN管的区扩散同时进行的，Rѕ由NPN管的设计决定，只要芯片上NPN管的参数确定了，Rѕ就确定了。所以说设计基区扩散电阻主要就是设计电阻的几何尺寸，即确定W和L；另一种表示方法：确定“方数L/W”与“条宽W”。

公式3.1是一个长方形电阻的计算公式，实际上有很多因素会影响阻值。

*影响阻值因素：引出端、拐角处的电流密度不均匀分布、基区杂质横向扩散引起的条宽增大等。

设计时减小误差的办法

（1）端头修正

引线端头处电力线弯曲，从引线孔流入的电流，绝大部分电流从引线孔正对电阻条一边流入，从侧面和背面流入很少，端头引入附加电阻，使阻值增大。所以引入端头修正因子K1，K1取值采用经验值。K1=0.5方，表示整个端头电阻对总电阻贡献相当于0.5方，对于大电阻，L>>W，K1可忽略不计。

不同电阻条宽和端头形状的端头修正因子

（2）拐角修正因子

对于大电阻，由于Rѕ一定，则L值较大，为充分利用芯片面积或布图方便，常设计成折叠形式，但拐角处电力线不均匀，实测直角拐角对电阻值贡献相当于0.5方，即拐角修整因子K2=0.5方。

（3）横向扩散修整因子

基区扩散电阻的横截面横向扩散修整因子m主要由以下两个因素决定：

①由于存在横向扩散，所以基区扩散电阻实际横截面不为矩形，而为图3-4所示图形。所以实际宽度与设计宽度不符，表面处最宽。

最宽处WS≈W+2×0.8Xjc②杂质浓度在横向扩散区表面与扩散窗口正下方的表面区域不同，浓度由窗口处Nѕ≈6×1018㎝-3逐步降低到外延层处杂质浓度Nepi≈1015～1016㎝-3。假定横向扩散区的纵向杂质分布与扩散窗口正下方的纵向杂质分布相同。此时基区扩散电阻有效宽度Weff为：Weff=W+0.55xjc（3.2）即横向扩散因子m=0.55电阻衬底高电位端ecbR引出线实际基区扩散电阻的计算公式(1)考虑了端头、拐角及横向扩散三项修正后，基区扩散电阻的计算公式为：

(2)当L>>W时，可不考虑K1；当W>>Xjc时，可不考虑横向修正m，此时

（4）薄层电阻值Rѕ的修正

一般情况下，Rѕ是在硼再分布以后测量的，以检测扩散工艺的质量。基区扩散后还有多道高温处理工序（如氧化、磷扩散等），杂质会进一步往里面推进，同时表面的硅会进一步氧化，所以整个工艺完成后，实际的Rѕa比原来的Rѕ高。

经验公式

Rѕa=KaRѕKa为常数，由实验确定，一般为1.06～1.25间。

基区扩散电阻最小条宽WR，min的设计

基区扩散电阻图形的设计，是在已知电阻值R和工艺参数（Rѕ、结深Xjc）条件下，设计电阻的最小条宽和形状。限制最小条宽的三个条件由设计规则决定的最小设计条宽由工艺水平和电阻精度决定的最小电阻条宽流经电阻的最大电流所决定的最小条宽（1）设计规则决定的最小扩散条宽设计规则：是从工艺中提取的、为保证一定成品率而规定的一组最小尺寸，制定设计规则的时候主要考虑制版、光刻等工艺可实现的最小线宽、最小图形间距、最小可开孔、最小套刻精度等。设计扩散电阻的最小扩散条宽时，必须符合设计规则。（2）工艺水平和电阻精度要求所决定的最小线宽

制造基区扩散电阻的工艺过程中，会引入随机误差，由3.1式进行估算。

3.1根据误差理论：目前工艺条件下，△Rѕ/Rѕ可控制在±（5～10）%之内。目前工艺条件下，△Rѕ/Rѕ可控制在±（5～10）%之内。△W、△L主要来自制版、光刻的随机误差，实际工艺中△L=△W，对于大阻值电阻L>>W，所以可以忽略△L/L，于是有：

由于

已经确定，所以控制

ΔW就可以控制电阻的精度例如，工艺水平可使|△W|=1um，要求△W所引起的误差|η|≦10%，则WR，min为

如果精度要求不高，例如|η|=20%，而|△W|仍为1um，则WR，min≧5um.即可。

**匹配电阻减小误差：

根据误差理论，电阻R1和R2的匹配误差为：

我们可以将要求匹配误差很小的电阻做到一个隔离岛上，条宽相等，方向相同，或做成一个扩散条，中间做引出端，将它们分为两个电阻，此时R1和R2的△Rѕ/Rѕ和△W是相等的，即

△

Rѕ1/Rѕ1≈△Rѕ2/Rѕ2

，△W1≈△W2

要求匹配的电阻图形结构此时两电阻比的精度可达±0.2%以内。

（3）流经电阻的最大电流决定的WR，min

任何器件都有功耗限制，对于扁平封装和TO型封装的集成电路，室温下要求电阻的单位面积最大功耗为：PA，max≦5×10-6W/um2电阻单位面积功耗为：将代入得：所以可得受电流限制的最小条宽为：

基区扩散电阻的温度系数TCR

RS(Ω/□)30020010050TCR(10-6/℃)2800190015001000如果电路的某些特性取决于电阻的比值，则电阻比的温度系数可以降低到200×10-6/℃。因为此时两电阻的载流子迁移率、结深、掺杂浓度等相同，电阻比只取决于两电阻的L/W之比。所以在设计集成电路时，应尽量采用电路特性只与电阻比有关的电路形式。

电阻温度系数TCR是指温度每升高1℃时，阻值相对变化量：集成电容器

集成电容器单位面积电容量CA较小，而C=ACA，若达到一定容量，需要较大面积A。例如一个30PF的MOS电容，占0.1mm2面积，而一个最小面积晶体管（加上隔离框）所占的芯片面积约为0.01mm2，一个MOS管所占芯片面积更小（可以达到几个平方微米）。所以在集成电路设计中应尽量避免使用电容器。

NPN管中的无源寄生元件

双极IC中常用的集成电容器

1、反偏PN结电容器

发射结寄生电容（零偏单位面积电容CjA0大，击穿电压低6～9V）

集电结寄生电容（集电结零偏单位面积电容CjA0小，击穿电压﹥20V）

*发射区扩散层-隔离扩散层-隐埋层结构

发射区扩散层—隔离扩散层—隐埋层结构，这种电容实际上是两个电容并联，所以可以增大CjA0。但由于存在P﹢N﹢结，击穿电压只有4～5V。另外由于隔离（衬底）结面积较大，所以CjS也较大，为减小CjS影响，应降低所使用结上的反偏电压，使结电容提高，提高衬底电压，减小CjS。

双极IC中常用的MOS电容器

双极IC中常用的MOS电容器如图所示上电极：铝膜介质：薄SiO2层，厚度大于1000Å（对工艺要求高，额外工艺制作，其他工艺通同NPN管）下电极：N+发射区扩散层

R是下电极N+发射区扩散层电阻，为提高MOS电容器的Q值（品质因数，评价回路损耗的指标），必须减小R值，所以一般制成方形，以减小R的方数（L/W），使阻值下降。