第二章集成电路物理基础

集成电路物理基础一、半导体的导电性

1、本征半导体和杂质半导体

2、电子共有化运动和能带

3、PN结的形成

4、半导体二极管的特性

5、晶体管的特性二、集成电路设计原理

1、集成电路系统设计方法

2、集成电路设计流程

3、版图设计概述

4、制版和光刻工艺一、半导体的导电性什么是半导体？按固体的导电能力区分，可以区分为导体、半导体和绝缘体.表2.1导体、半导体和绝缘体的电阻率范围材料导体半导体绝缘体电阻率ρ(Ωcm)＜10-310-3～109＞109半导体的一些重要特性，主要包括：温度升高使半导体导电能力增强，电阻率下降.

如室温附近的纯硅(Si)，温度每增加8℃，电阻率相应地降低50%左右.微量杂质含量可以显著改变半导体的导电能力.

以纯硅中每100万个硅原子掺进一个Ⅴ族杂质（比如磷）为例，这时硅的纯度仍高达99.9999%，但电阻率在室温下却由大约214,000Ωcm降至0.2Ωcm以下.适当波长的光照可以改变半导体的导电能力.

如在绝缘衬底上制备的硫化镉(CdS)薄膜，无光照时的暗电阻为几十MΩ，当受光照后电阻值可以下降为几十KΩ.此外，半导体的导电能力还随电场、磁场等的作用而改变.半导体的晶体结构一、晶体的基本知识长期以来将固体分为：晶体和非晶体。晶体的基本特点：具有一定的外形和固定的熔点，组成晶体的原子（或离子）在较大的范围内（至少是微米量级）是按一定的方式有规则的排列而成——长程有序。（如Si，Ge，GaAs）晶体又可分为：单晶和多晶。单晶：指整个晶体主要由原子(或离子)的一种规则排列方式所贯穿。常用的半导体材料锗(Ge)、硅(Si)、砷化镓(GaAs)都是单晶。多晶：是由大量的微小单晶体（晶粒）随机堆积成的整块材料，如各种金属材料和电子陶瓷材料。

非晶（体）的基本特点：

无规则的外形和固定的熔点，内部结构也不存在长程有序，但在若干原子间距内的较小范围内存在结构上的有序排列——短程有序。（如非晶硅：a-Si）

图2.1非晶、多晶和单晶示意图2.1.1本征半导体和杂质半导体一、本征半导体和本征激发本征半导体：纯净的、不含任何杂质和缺陷的半导体称为本征半导体。本征半导体一般是指导电主要由材料的本征激发决定的纯净半导体。本征激发：共价键上的电子激发成为准自由电子，也就是价带电子激发成为导带电子的过程。本征激发的特点：成对的产生导带电子和价带空穴。对于单晶Si或Ge，它们分别由同一种原子组成，通过二个原子间共有一对自旋相反配对的价电子把原子结合成晶体。这种依靠共有自旋相反配对的价电子所形成的原子间的结合力，称为共价键。由共价键结合而成的晶体称为共价晶体。Si、Ge都是典型的共价晶体。弗仑克尔缺陷：一定温度下，格点原子在平衡位置附近振动，其中某些原子能够获得较大的热运动能量，克服周围原子化学键束缚而挤入晶体原子间的空隙位置，形成间隙原子，原先所处的位置相应成为空位。这种间隙原子和空位成对出现的缺陷称为弗仑克尔缺陷。肖特基缺陷：由于原子挤入间隙位置需要较大的能量，所以常常是表面附近的原子A和B依靠热运动能量运动到外面新的一层格点位置上，而A和B处的空位由晶体内部原子逐次填充，从而在晶体内部形成空位，而表面则产生新原子层，结果是晶体内部产生空位但没有间隙原子，这种缺陷称为肖特基缺陷。

处于稳定状态的原子，核外电子服从一定的分布的原则，在原子核外进行具有一定的规律性的分布。核外电子将尽可能地按能量最低原理排布，同时还要遵守泡利不相容原理和洪特规则。一个电子的运动状态要从4个方面来进行描述，即它所处的电子层、电子亚层、电子云的伸展方向以及电子的自旋方向。在同一个原子中没有也不可能有运动状态完全相同的两个电子存在，这就是泡利不相容原理所告诉大家的。根据这个规则，如果两个电子处于同一轨道，那么，这两个电子的自旋方向必定相反电子排布（1）本征半导体的结构特点GeSi通过一定的工艺过程，可以将半导体制成晶体。最多的半导体是硅和锗，它们的最外层电子（价电子）都是四个。在硅和锗晶体中，原子按四角形系统组成晶体点阵，每个原子都处在正四面体的中心，而四个其它原子位于四面体的顶点，每个原子与其相临的原子之间形成共价键，共用一对价电子。硅和锗的晶体结构：

共价键中的两个电子被紧紧束缚在共价键中，称为束缚电子，常温下束缚电子很难脱离共价键成为自由电子，因此本征半导体中的自由电子很少，所以本征半导体的导电能力很弱。共价键有很强的结合力，使原子规则排列，形成晶体。+4+4+4+4硅单晶中的共价键结构共价键共用电子对+4+4+4+4+4表示除去价电子后的原子施主杂质

以Si中掺入V族元素磷(P)为例：当有五个价电子的磷原子取代Si原子而位于格点上时，磷原子五个价电子中的四个与周围的四个Si原子组成四个共价键，还多出一个价电子，磷原子所在处也多余一个称为正电中心磷离子的正电荷。二、杂质半导体多余的这个电子被正电中心磷离子所吸引只能在其周围运动，不过这种吸引要远弱于共价键的束缚，只需很小的能量就可以使其挣脱束缚，形成能在整个晶体中“自由”运动的导电电子。而正电中心磷离子被晶格所束缚，不能运动。由于以磷为代表的Ⅴ族元素在Si中能够施放导电电子，称V族元素为施主杂质或n型杂质。电子脱离施主杂质的束缚成为导电电子的过程称为施主电离，所需要的能量ΔED称为施主杂质电离能。ΔED的大小与半导体材料和杂质种类有关，但远小于Si和Ge的禁带宽度。

图2.23Si中的Ⅴ族杂质和Ⅲ族杂质

把主要依靠电子导电的半导体称为n型半导体。n型半导体中电子称为多数载流子，简称多子；而空穴称为少数载流子，简称少子。受主杂质

以Si中掺入Ⅲ族元素硼(B)为例：硼只有三个价电子，为与周围四个Si原子形成四个共价键，必须从附近的Si原子共价键中夺取一个电子，这样硼原子就多出一个电子，形成负电中心硼离子，同时在Si的共价键中产生了一个空穴。这个被负电中心硼离子依靠静电引力束缚的空穴还不是自由的，不能参加导电，但这种束缚作用同样很弱，很小的能量ΔEA就使其成为可以“自由”运动的导电空穴。而负电中心硼离子被晶格所束缚，不能运动。由于以硼原子为代表的Ⅲ族元素在Si、Ge中能够接受电子而产生导电空穴，称Ⅲ族元素为受主杂质或p型杂质。Si中掺入受主杂质后，受主电离增加了导电空穴，增强了半导体导电能力，把主要依靠空穴导电的半导体称作p型半导体。p型半导体中空穴是多子，电子是少子。

受主杂质和施主杂质示意图

a)本征硅

b)具有施主杂质(磷)的N型硅

c)具有受主杂质(硼)的P型硅总结3、由于载流子的运动方向是无规则的，因此宏观上半导体是不带电的。但掺杂后的半导体的自由电子或空穴剧增，所以导电性也大大提高。1、多数载流子N型半导体：自由电子P型半导体：空穴2、少数载流子N型半导体：空穴P型半导体：自由电子2.1.2半导体中的电子态电子共有化：单晶体中的电子实际上可以在整个晶体中运动，无法区分哪个电子究竟属于某个特定的原子，而只看作整个晶体所共有，因此，称为电子共有化。能带：能级图上，每一组中的能级彼此靠的很近，组成一定宽度的带。由能级组成的带叫做能带。在半导体的能带中存在导带和禁带，禁带区域不存在电子。禁带和导带的存在对半导体或固体的电学和光学性质起着重要的作用。

晶体中电子能量与动量之间的关系与晶格结构有关，它由能带结构决定。半导体表现出来的电学、光学性质，实际上就是由能带结构决定的。能带中电子的导电必须考虑电子填充能带的情况。若能带中所有状态都被电子占满，那么即使有外电场作用，晶体中也没有电流，即满带电子不导电。只有未填满的能带才有导电性，即未填满的能带中的电子在外场作用下，可产生电流。2.1.3PN结的形成P型半导体－－－－－－－－－－－－－－－－－－－－－－－－N型半导体++++++++++++++++++++++++空穴自由电子

在P型半导体和N型半导体结合后，在它们的交界处就出现了电子和空穴的浓度差别，N型区内电子很多而空穴很少，P型区内则相反，空穴很多而电子很少。这样，电子和空穴都要从浓度高的地方向浓度低的地方扩散。空间电荷区形成

电子和空穴都是带电的，它们扩散的结果就使P区和N区中原来保持的电中性被破坏了。P区一边失去空穴，留下了带负电的杂质离子，N区一边失去电子，留下了带正电的杂质离子。对于P型半导体和N型半导体结合面，离子薄层形成的空间电荷区。

P型半导体－－－－－－－－－－－－－－－－－－－－－－－－N型半导体++++++++++++++++++++++++内电场E方向空间电荷区空间电荷区的性质：1.多数载流子因扩散复合而消耗了，所以又称为耗尽层。2.空间电荷区中的正负离子不能移动，但在交界面处形成了一个电场，这个电场将阻挡多数载流子的进一步复合，所以又称为势垒区。内电场方向－－－+++PN12123.扩散与漂移达到动态平衡。4.空间电荷区称为PN结。PN结形成的动画PN结的单向导电性（重点）

当外加电压使PN结中P区的电位高于N区的电位，称为加正向电压，简称正偏；反之称为加反向电压，简称反偏。PN结正向偏置－－－－++++内电场方向外电场方向变窄PN+_内电场被削弱，多子的扩散加强能够形成较大的扩散电流。RIPN结加正向电压的动画正向特点：

低电阻大的正向扩散电流PN结内的电流便由起支配地位的扩散电流所决定，在外电路上形成一个流入P区的电流，称为正向电流IF。在这种情况下，由少数载流了形成的漂移电流，其方向与扩散电流相反，和正向电流比较，其数值很小，可忽略不计。PN结反向偏置－－－－++++内电场方向外电场方向变宽NP+_内电场被加强，多子的扩散受抑制。少子漂移加强，但少子数量有限，只能形成较小的反向电流。RPN结加反向电压的动画

在一定的温度条件下，由本征激发决定的少子浓度是一定的，故少子形成的漂移电流是恒定的，基本上与所加反向电压的大小无关，这个电流也称为反向饱和电流。反向特点：高电阻很小的反向漂移电流

PN结加正向电压时，呈现低电阻，具有较大的正向扩散电流；

PN结加反向电压时，呈现高电阻，具有很小的反向漂移电流。

由此可以得出结论：PN结具有单向导电性。PN结V-I特性表达式PN结的伏安特性其中IS——反向饱和电流;VT——温度的电压当量,且在常温下(T=300K).

在硅二极管PN结的两端，施加正、反向电压时，通过管子的电流可表达为:

当PN结的反向电压增加到一定数值时，反向电流突然快速增加，此现象称为PN结的反向击穿。PN结的反向击穿2.1.4半导体二极管2.1.4.1二极管的结构与类型

半导体二极管按其结构的不同，可分为点接触型、面接触型和平面型三种。常见二极管的结构、外形和电路符号如下图所示。二极管的两极分别叫做正极或阳极（P区），负极或阴极（N区）。(a)点接触型PN结面积小，结电容小，用于检波和变频等高频电路(1)点接触型—(3)平面型—(2)面接触型—(b)面接触型PN结面积大，用于工频大电流整流电路(c)平面型(c)平面型往往用于集成电路制造工艺中。PN结面积可大可小，用于高频整流和开关电路中。二极管的电路符号：阳极(Anode)阴极(Cathode)

2.1.5半导体三极管

2.1.5.1三极管的结构与类型半导体三极管又叫晶体三极管，由于它在工作时半导体中的电子和空穴两种载流子都起作用，因此属于双极型器件，也叫做BJT（BipolarJunctionTransistor，双极结型晶体管）。

半导体三极管的种类很多，按照半导体材料的不同可分为硅管、锗管；按功率分有小功率管、中功率管和大功率管；按照频率分有高频管和低频管；按照制造工艺分有合金管和平面管等。通常，按照结构的不同分为两种类型：NPN型管和PNP型管，下图给出了NPN和PNP管的结构示意图和电路符号，符号中的箭头方向是三极管的实际电流方向。

三极管的结构与电路符号（a）NPN型三极管;（b）PNP型三极管

常见三极管的外形

图示为几种常见三极管的外形图。

2.1.5.2三极管的基本工作原理由于NPN管和PNP管的结构对称，工作原理完全相同，下面以NPN管为例，讨论三极管的基本工作原理。1．三极管内部载流子的传输过程和二极管一样，要使三极管能控制载流子的传输以达到电流放大的目的，必须给三极管加上合适的偏置电压，NPN三极管的偏置情况如下图所示。1）发射区向基区注入电子，形成发射极电流IE

在右图中，由于发射结正偏，因此，高掺杂浓度的发射区多子（自由电子）越过发射结向基区扩散，形成发射极电流IE，发射极电流的方向与电子流动方向相反，是流出三极管发射极的（与此同时，基区多子空穴也向发射区扩散，但因基区掺杂浓度低，数量和发射区的电子相比很少，可以忽略不计）。三极管内的载流子运动规律2）电子在基区的扩散与复合，形成基极电流IB

发射区来的电子注入基区后，由于浓度差的作用继续向集电结方向扩散。但因为基区多子为空穴，所以在扩散过程中，有一部分自由电子要和基区的空穴复合。在制造三极管时，基区被做得很薄，只有微米数量级、掺杂浓度又低，因此被复合掉的只是一小部分，大部分自由电子可以很快到达集电结。而UBB的正极接三极管的基区，所以不断地从基区抽走电子形成新的空穴以补充被复合掉的空穴，维持基区空穴浓度不变，这些被抽走的电子形成了流入基极的基极电流IB。3）集电区收集电子形成集电极电流IC

大部分从发射区“发射”来的自由电子很快扩散到了集电结。由于集电结反偏，在这个较强的从N区（集电区）指向P区（基区）的内电场的作用下，自由电子很快就被吸引、漂移过了集电结，到达集电区，形成集电极电流的主要成分I′C。集电极电流的方向是流入集电极的。三极管内的载流子运动规律2．电流分配关系发射极电流IE在基区分为基区内的复合电流I′B和继续向集电极扩散的电流I′C两个部分，I′C与I′B的比例，取决于制造三极管时的结构和工艺，管子制成后，这个比例基本上是个定值。定义三极管的直流电流放大系数β

为I′C与I′B的比值，即(2-1）三极管内的载流子运动规律

因为从发射区注入基区的载流子在基区复合掉的很少，所以β一般在几十到二百之间。β越大，三极管的电流放大能力越强从式(2-1）中可以解出(2-2）式中，ICEO=(1+β)ICBO叫做穿透电流。其物理意义是，当基极开路(IB=0)时,在集电极电源VCC作用下的集电极与发射极之间形成的电流，而ICBO是发射极开路时,集电结的反向饱和电流。

将三极管看成是一个节点，还可以得到发射极电流IE与IB、IC的关系，即

IE=IC+IB=（1+β）IB(2-4）由于β较大，通常认为IE≈IC。一般小功率管基极电流通常是微安级别，而IC和IE的数量级可以达到毫安级。(2-3）一般情况下，

IB>>ICBO,β>>1

三极管的伏安特性曲线是指三极管各极间电压与各电极电流之间的关系曲线，它是管内载流子运动规律的外部体现，可以指导我们在电路设计中合理地选择和使用三极管，还可以在特性曲线上作图对三极管的放大性能进行分析。三极管和二极管一样是非线性元件，所以其伏安特性曲线也是非线性的。常用三极管伏安特性曲线有输入特性曲线和输出特性曲线。这些曲线和电路的接法有关。这里仍以最常用的NPN管构成的共发射极电路为例来分析三极管的特性曲线。2.1.5.3三极管的特性曲线1．输入特性曲线

输入特性曲线是指当集电极与发射极之间电压uCE为一常数时，输入回路中加在三极管基极与发射极之间的发射结电压uBE和基极电流iB之间的关系曲线。用函数关系式表示为(2-5）

图三极管的输入、输出特性曲线（a）输入特性曲线;（b）输出特性曲线2．输出特性曲线

输出特性曲线是在基极电流iB一定的情况下，三极管的集电极输出回路中，集电极与发射极之间的管压降uCE和集电极电流iC之间的关系曲线。用函数式表示为(2-9）1）截止区习惯上把iB≤0的区域称为截止区，即iB＝0的输出特性曲线和横坐标轴之间的区域。若要使iB≤0，三极管的发射结就必须在死区以内或反偏，为了使三极管能够可靠截止，通常给三极管的发射结加反偏电压。2）放大区在这个区域内，发射结正偏，集电结反偏。iC与iB之间满足电流分配关系iC＝βiB＋ICEO，输出特性曲线近似为水平线。2.1.5.4三极管的三个工作区域

三极管的三个工作区域3）饱和区如果发射结正偏时，出现管压降uCE＜0.7V（对于硅管来说），也就是uCB＜0的情况，我们称三极管进入饱和区。所以饱和区的发射结和集电结均处于正偏状态。饱和区中的iB对iC的影响较小，放大区的β也不再适用于饱和区。

三极管的三个工作区域

三极管的参数是表征管子的性能和它的适用范围的，是电路设计和调整的依据。了解这些参数对于合理使用三极管十分必要。1．电流放大系数根据工作状态的不同，在直流和交流两种情况下，分别有直流电流放大系数β和交流电流放大系数β。

2.1.5.5三极管的主要参数1）共发射极直流电流放大系数β

在共发射极电路没有交流输入信号的情况下，（IC－ICEO）与IB的比值称为直流电流放大系数β，这和式(2-1）的定义是一致的，即(2-10）表2-1三极管三种工作状态的比较二、集成电路的设计原理2.2.1

集成电路系统设计方法2.2.2集成电路设计流程2.2.3版图设计概述2.2.4制版和光刻工艺

一般来说，集成电路产品开发包括两个阶段，即设计阶段和制造阶段。设计阶段，设计人员需要遵循一定的设计方法和实现模式，将用户对产品的需求逐步明确化，完成系统向物理版图的转换任务。制造阶段，制作人员需要按照指定的工艺，把设计的结果加工在硅片上，完成产品的制作。在实际产品开发过程中，集成电路的设计方法和实现模式是相互关联的，直接体现在整个开发过程的每一个阶段。2.2.1集成电路系统设计方法

集成电路设计是一个艰巨而复杂的任务，需要将用户对产品的构思，经过系统级、行为级、寄存器传输级、逻辑门级和电路级描述，最后产生能够用于加工制作的各层版图。除了实现用户所需的产品功能外，在集成电路设计阶段还需要为产品制作提供方便。从总体上看，集成电路设计是一个费时、费力的过程。高水平的设计方法和手段能够使集成电路的产品与制作的成本降低，周期缩短，效率提高。因此，在进行集成电路产品开发时，需要不断地对整个设计的情况进行评价，用综合评价得到的设计性能指标指导和调整产品的设计方法、策略、过程和结果。

对集成电路设计来说，设计是一个连续迭代的过程，在各种参数评价和取舍中不断地完善设计。随着集成电路产品集成度的提高，设计复杂性在不断地提高，尤其是到了深亚微米阶段，芯片中互连线产生的影响起决定性作用的情况下，在设计过程中必须解决设计的复杂性问题。因此，集成电路设计方法对产品的设计起到至关重要的作用。

结构化设计思想

现代超大规模集成电路的组成是非常复杂的，并且在用户的产品需求和实际掩膜版图形之间存在的设计跨度非常大，认识上产生的落差大，一个太抽象，一个太具体。因此，人们为了缓解这种问题，在这两个设计极端中间，设立了若干中间表示环节，如行为描述、寄存器传输级描述，以及逻辑上、电路上的结构描述，用于缓解认识上的差距，将产品设计逐步具体化。但是，在设计过程中，我们还必须面对另外一个问题，就是产品自身的复杂度。

随着集成电路工艺技术的发展，越来越多的功能可以被集成到一个芯片中。但是，人们的认识能力是有限的。当某层电路组成达到一定数量后，其复杂度是人无法接受的。在这种情况下，出错的概率将会大大增加，设计的质量也会大大下降。为了降低设计的复杂性，一般采用的方法就是结构化设计思想，其基本策略是对一个复杂系统的功能和组成进行划分，将其分解成若干组成部分。这些组成部分可以进行独立设计，并且，这些部分经过一定的集成就可完成整个系统的设计。通常，这些组成部分称为子系统或模块。

在结构化设计过程中，设计被分为两个过程。一个是子系统的内部设计过程，另一个是系统的设计。在总体设计的指导下，将系统对子系统的设计要求及联系，转化为子系统的约束，在子系统设计时，即可独立进行其内部设计，不考虑与外部的联系。因此，子系统设计带有其局部性，对其内部的修改和调整，将只影响子系统本身，而不会影响其它系统和整体系统。在系统的设计中，将若干子系统合成一个大的系统，每个子系统看成一个独立部分，只考虑其整体对外性能，忽略内部实现细节。对整体系统的结构调整和改变，不会影响每个组成部分的结构和实现。从这两个分解的过程来看，设计对象的规模都大大减小，复杂度大大降低。

基于结构化设计思想，人们在发展集成电路工艺技术的同时，开发出了许多设计方法，如下图所示。在此将对正向设计与反向设计方法，自顶向下设计与自底向上设计方法作简单介绍。设计方法分类(1)正向设计与反向设计

在设计过程中，按照产品原型的实现先后顺序，即先有功能要求还是先有产品原型的顺序来分，集成电路设计方法

分为正向设计（ForwardDesign）方法反向设计（BackwardDesign）方法。

正向设计方法中，用户提出产品设计需求，设计人员按照产品功能和性能要求，从系统描述开始，经过多级综合设计和仿真模拟，产生供芯片制作使用的各层掩膜图形，然后进行加工生产。

反向设计方法中，是先有芯片原型，通过对芯片各层掩膜图形的分析和抽取，得到产品的电路结构和功能。并在此基础上，进行产品加工仿制，或者对电路进行必要的修改，产生一个新的电路结构。

在集成电路发展的早期，电路结构比较简单，工艺层数较少，也不存在产品的保密设计等问题，反向设计方法在一些场合被应用。当集成电路集成度越来越高，设计工具也发展成熟以后，反向设计方法逐渐退出了设计领域。其主要原因是电路的设计规模很大，对大规模集成度很高的芯片做掩膜图形分析是件非常耗时的工作，并且由于一些芯片加工工艺非常精细，还进行了保密设计，分析和抽取的成功率低。在这种情况下，花费大量的人力物力去仿制产品几乎是不可能的。(2)自顶向下设计与自底向上设计

按照结构化设计思想，一个复杂的电路系统是由若干子系统构成的，子系统又是由更低一级的子系统或模块组成。在进行电路设计过程中，根据系统与子系统的设计顺序不同，将集成电路设计方法划分为

自顶向下（Top-down）设计方法自底向上（Bottom-up）设计方法。

如下图所示，自顶向下设计方法是按照从整体系统到局部子系统的顺序，逐级向下进行设计。在较高一层上，着重从整体系统的角度来设计和规划系统的功能、性能和结构，把所包含的子系统看成其内部组件，按照它们的外部表现特性进行系统级的设计。自顶向下和自底向上设计方法

在传统的电路设计过程中，常常采用自底向上的设计方法，主要原因是这种设计方法符合设计人员的认识习惯。设计人员在进行电路设计时，按照由简单到复杂的认识习惯，必须先了解低层的电路细节，再利用已有的低层元器件来搭建更上一层的电路系统。这种方法使设计人员能够认真地把握低层的实现细节，但是在进行低层设计时往往容易出现只顾细节，忽略对整体系统的性能和目标的把握。尤其是在某层系统完成以后，要求对性能进行变更时，由于原有设计缺少整体考虑，修改起来会比较困难，严重时将会使整个系统重新进行设计。随着电路系统复杂度的提高，自底向上设计方法的这种缺点变得越来越突出。

与自底向上设计方法相反，自顶向下设计方法的设计是从最顶层需求开始，从设计开始就掌握系统设计状况，能够很好地把握设计的性能等参数的满足情况。尤其是借助于各种模拟验证手段，可以进行各种性能优化。随着设计的逐层深入，系统参数也在进一步被细化和确认，从而保证了设计结果的正确性。随着EDA（ElectronicsDesignAutomation）技术的不断完善，这种设计方法的优越性在逐渐体现出来。在设计工具的支持下，采用自顶向下设计方法的优势更加明显，不仅能够设计大规模的电路，提高设计的正确性，同时也极大地缩短了设计周期。用两种设计方法相结合的设计方法2.2.2数字集成电路设计的基本流程

在集成电路技术发展的直接推动下，数字系统的规模也在不断扩大，正在由原来的通用芯片集成的实现方式，转变成集成在一个专用集成电路芯片上。数字系统复杂度的增加，其系统设计必须依赖于计算机辅助设计工具。

电子设计自动化技术（EDA）的发展，为数字系统的设计提供了方便、快捷的工具与环境，使人们脱离了复杂的重复劳动，设计人员可以从大量的辅助设计工作中解脱出来，集中精力在系统设计和功能描述上，从事创造性的方案与概念构思上，从而极大地提高设计效率，缩短产品的研制周期。EDA工具对数字电路设计的支持要比对模拟电路设计的支持强大的多。数字电路设计基本上都是半定制的：由Foundry提供实现基本逻辑的标准单元(StandardCell)，在设计者完成Verilog/VHDL的可综合行为描述后，就可以综合生成由这些标准单元组成的电路网表。综合以及此后的布局、布线、静态时序分析等均可由EDA工具完成。数字集成电路的设计流程系统级设计和系统仿真

系统级设计主要是设计系统的体系结构，对系统进行模块划分，定义端口信号，并设计整体时序。简单的系统设计只是以方框图的形式给出，图中说明各子模块的功能以及模块之间的接口信号，并由此形成具体文字形式的系统规范。一些大规模的设计需要对系统进行行为建模，然后通过仿真验证系统设计的正确性。RTL级设计和仿真

RTL级设计是在寄存器传输级对各个模块用Verilog和VHDL硬件描述语言进行描述，描述时一定要考虑最终的硬件可实现性，以保证代码的可综合性。在这一层次需要对设计进行的仿真，称为RTL级仿真，RTL级仿真保证了RTL描述在功能逻辑和时序上的正确性。综合和门级仿真综合是按照约束文件(ConstrainFile)的要求将RTL级描述的代码映射到由标准单元组成的门级网表。约束文件决定了综合的结果，因此约束文件必须准确地反映设计要求和芯片实际的工作环境。综合时标准单元基于实际的工艺，但并不考虑在电路中的具体位置，而是利用连线负载模型计算延时，存在一定的误差。在深亚微米阶段，为了减少逻辑综合和布局布线之间循环反复的次数，在逻辑综合时就需要考虑物理实现的信息，根据标准单元在电路中的具体位置来计算延时和优化电路，打破逻辑综合和布局布线之间的壁垒。

针对具体需要，还可在综合的同时完成DFT(DesignForTest)综合和门控时钟（ClockGating）。根据己综合出来的电路结构，和电路中的延时信息再次进行仿真，称为门级仿真。门级仿真相对于RTL级仿真来说增加了门延时。布局布线

设计经过综合和优化后，就可以利用所生成的门级网表进行自动布局布线，自动布局布线可以简化从逻辑设计到物理设计的过程。布局的主要任务是将模块安置在芯片上的适当位置，并能满足一定的目标函数。一般布局时总是要求芯片面积最小，连线总长最短和电性能最优且容易布线。布局又分为初始布局和迭代改善两个子步骤。进行初始布局的目的是提高布局质量以及减少下一步迭代改善时的迭代次数；而迭代改善是设法加以优化的过程，它是决定布局质量的关键。

布线的主要任务是根据电路的连接关系描述，在满足工艺规则的条件和电学性能的要求下，在指定的区域(面积、形状、层次等)内百分之百地完成所需的互连，同时要求尽可能优化连线长度和通孔数目。在深亚微米阶段，出现了如天线效应(AntennaEffect)、串扰(CrossTalk)、电压降(IRDrop)、电迁移(ElectronMigration，EM)等需要关注的信号完整性的问题，大大增加了布线的难度。版图验证自动布局布线完成后，同样需要对版图进行设计规则检查、电学规则检查以及版图与电路图一致性检查。寄生参数提取后仿真与模拟电路设计相同，加入自动布局布线增加的各种寄生参数之后，再次仿真验证电路能否正常工作并满足设计要求。2.2.3版图设计概述

版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，CadenceDesignSystem就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。版图设计的基本步骤：画电路图(schematic)->画版图(layout)->版图设计规则检查(DRC:design-rule-checking)->版图提取(extract)->电路图版图对照(LVS:layoutviaschematic)。从版图的每一小块开始，就要进行DRC设计规则检查，这样能及早发现错误并给以纠正。因为Cadence不能够在LVS的Errordisplay时显示schematic子电路中的错误标记，所以从最基本的子电路开始，就要进行LVS检查。

版图几何设计规则设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折中产物。设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。设计规则通常表达为λ，λ是最小栅长的0.5倍。

设计规则1.最小宽度(minWidth)

最小宽度指封闭几何图形的内边之间的距离如图8.1所示：图宽度定义在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。0.35

mCMOS工艺定义的全部工艺层0.35μmCMOS工艺中各版图层的线条最小宽度2. 最小间距(minSep)间距指各几何图形外边界之间的距离，如图8.2所示：图间距的定义0.35μmCMOS工艺版图各层图形之间的最小间隔3.最小交叠(minOverlap)交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度(overlap)b)一几何图形外边界到另一图形的内边界长度(extension)图7.3交叠的定义

0.35μmCMOS工艺版图各层图形之间最小交叠4.版图设计注意事项

用Cadence画版图之前，一定要先构思，仔细想一想，每个管子打算怎样安排，管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确保连接的可靠性。

版图设计注意事项输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。

版图设计注意事项对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二