《电子技术》课件第7章

第7章组合逻辑电路7.1组合逻辑电路的概念及分析7.2加法器7.3编码器7.4译码器7.5数据选择器和数据分配器7.6数值比较器7.7组合逻辑电路的设计本章小结习题七7.1组合逻辑电路的概念及分析7.1.1组合逻辑电路的基本概念

1.组合逻辑电路的特点任意时刻的输出状态只取决于当前的输入状态,与历史状态无关,即组合逻辑电路不含记忆功能。

2.组合逻辑电路的方框图如图7.1.1所示,组合逻辑电路可以有多个输入端、多个输出端,其关系式如下:图7.1.1组合逻辑电路的方框图组合逻辑电路在结构上可以由各种门电路组成,也有集成逻辑电路组件。常用的集成组合逻辑电路有加法器、编码器、译码器、数值比较器、数据选择器、数据分配器等。7.1.2组合逻辑电路的分析

1.组合逻辑电路的分析目的组合逻辑电路的分析目的是根据给定的逻辑图找出或验证逻辑电路的逻辑功能,或检查电路是否合理。

2.组合逻辑电路分析的一般步骤

(1)根据给定的逻辑图,由输入到输出逐级写出逻辑函数表达式。

(2)利用公式法或卡诺图化简逻辑函数。

(3)列出真值表。

(4)分析并确定其逻辑功能。

3.组合逻辑电路分析举例

【例7.1.1】分析图7.1.1所示的组合逻辑电路的功能。解:(1)写出逻辑表达式:(2)化简:图7.1.2例7.1.1的逻辑图(3)列出真值表,如表7.1.1所示。7.2加法器数字系统中,最基本的运算任务之一是加法运算,所以加法器便成为数字系统中最基本的运算单元。7.2.1半加器只考虑2个1位二进制数A、B相加,而不考虑来自低位进位的加法逻辑电路称为半加器。其中,A、B为加数和被加数,S为本位的和,C为向高位的进位。半加器的真值表如表7.2.1所示。由真值表写出逻辑表达式如下:和:(最简)进位(最简)半加器的逻辑图和符号如图7.2.1所示,也可以用与非门实现(读者自行完成)。图7.2.1半加器的逻辑图和符号7.2.2全加器不仅要考虑两个一位二进制数A、B相加,还要考虑来自低位的进位数Ci的逻辑电路称为全加器。其中,A、B为加数、被加数,Ci为低位向本位的进位,Sn为本位的和,Co为本位向高位的进位。全加器的真值表如表7.2.2所示。由真值表写出逻辑表达式:图7.2.2(a)是全加器的逻辑图,图(b)为全加器的逻辑符号。图7.2.2全加器的逻辑图和逻辑符号7.2.3多位加法器两个多位二进制数进行加法运算时,上面讲的一位二进制数加法器是不能完成的,必须把多个这样的全加器连接起来使用,即把相邻的低一位全加器的Co连接到高一位全加器的Ci端。最低一位相加时可以使用半加器,也可以使用全加器。使用全加器时,需要把全加器的Ci输入端接低电平“0”。这样组成的加法器称为串行进位加法器,如图7.2.3所示。图7.2.3四位串行进位加法器如图7.2.3所示,由于电路的进位是从低位到高位依次连接而成的,因此必须等到低位的进位产生并送到相邻的高位以后,相邻的高一位才能产生相加的结果和进位输出。所以,这种串行进位加法器的缺点是运算速度慢,只能用在对工作速度要求不太高的场合。串行进位加法器的优点是电路简单。为了克服串行进位加法器的缺点,提高工作速度,常采用超前进位的方法。它们在做加法运算的同时,利用快速进位电路把各位进位也求出来,并送到高位,从而提高了运算速度。具有这种结构的加法器称为超前进位加法器。图7.2.4给出了TTL及CMOS型4位超前进位加法器集成组件的外部管脚排列图。图7.2.4

TTL及CMOS型4位超前进位加法器集成组件的外部管脚排列图图7.2.4(a)中74LS283执行两个4位二进制数的加法运算,每位有对应的输出端,A3、B3之和为S3,A2、B2之和为S2,A1、B1之和为S1,A0、B0之和为S0。Co是本片的进位输出端,Ci是进位输入端,为了片与片之间的连接而设计。VCC为TTL型集成电路电源的正极,GND为公共端(或称为接地端)。

4位内部都有超前进位功能,产生进位项一般在10ns以内,相对于串行进位加法器来说,运算速度比较快。图7.3.4(b)中CC4008也是4位超前进位全加器。该电路包括4对二进制加数输入(A3、B3,A2、B2,A1、B1以及A0、B0),还有一个低位的进位输入端CIN;输出包括4位和的输出(S3,S2,S1,S0),以及整片的进位输出COUT。VDD为CMOS型集成电路电源的正极,VSS为CMOS型集成电路电源的负极。7.3编码器

在数字系统中,将具有特定意义的信息(数字或字符)编成若干位代码,这一过程叫编码。实现编码操作的电路叫编码器。编码器按照输出代码的种类不同,可分为二进制编码器和二－十进制编码器;按照工作方式的不同,又可以分为普通编码器和优先编码器。7.3.1二进制编码器二进制编码器是用n位二进制代码对2n个信息进行编码的逻辑电路。现以图7.3.1所示的8线－3线编码器为例说明其工作原理。图7.3.1

8线-3线编码器该编码器用3位二进制数分别代表8个信号,3位输出为Y2、Y1、Y0,8个输入信号分别为、、、、、、、，低电平有效。其真值表如表7.3.1所示。当某一个输入端为低电平时,就输出与该输入端相对应的代码。

根据表7.3.1所示的真值表可知,图7.3.1所示电路的3个输出信号的逻辑表达式为由表7.3.1可看出,当任何一个输入端为有效输入信号(低电平)时,三个输出端的取值组成对应的3位二进制代码,所以电路能实现对任何一个输入信号编码。由于该电路有八个输入端、三个输出端,所以称为8线－3线编码器。7.3.2优先编码器上述8线－3线编码器虽然比较简单,但当两个或更多个输入信号同时有效时其输出是混乱的。在数字系统中,特别是在计算机系统中,常常要控制几个工作对象,例如微型计算机主要控制打印机、磁盘驱动器、输入键盘等。当某个部件需要实行操作时,必须先送一个信号给主机(称为服务请求),经主机识别后再发出允许操作信号(服务响应),并按事先编好的程序工作。这样会有几个部件同时发出服务请求的可能,而在同一时刻只能给其中一个部件发出允许操作信号。因此,必须根据轻重缓急,规定好这些控制对象允许操作的先后次序,即优先级别。对多个请求信号的优先级别进行编码的逻辑部件称为优先编码器。常用的优先编码器有8线－3线优先编码器74LS148、10线－4线8421BCD优先编码器74LS147等。下面仅对74LS148的工作原理进行分析。表7.3.2为74LS148的真值表。为了便于级联扩展,74LS148增加了使能端(低电平有效)和优先扩展端及。当=0时,电路处于编码状态,即允许编码;当=1时,电路处于禁止状态,即禁止编码,输出端均为高电平。当=0时,分析表7.4.2中～的优先级别。例如,对于,只有当均为1,即均为无效电平输入,且为0时,输出为111;对于

,当其为0时,无论其他7个输入是否为有效电平输入,输出均为000。由此可知,的优先级别高于的优先级别,且这8个输入优先级别的高低次序依次为。下角标号码越大的优先级别越高。表7.4.2说明只有当且S=1(即=0)为有效电平时,才为0,其余情况下均为1。因此,

=0表明虽然电路允许编码,但是编码输入～均为无效电平。表7.4.2还说明当电路的使能端=0(即S=1)低电平有效,且编码输入～中至少有一个为有效电平(=0)时,表明电路正在编码;当电路禁止编码(

=1即S=0),或虽然允许编码但是编码输入～均为无效电平(

=0,

=1)时,表明电路停止编码。图7.3.2为74LS148的符号图,74LS148的逻辑图从略。图7.3.2

74LS148的符号图7.3.3非二进制编码器本节以二－十进制编码器为例介绍非二进制编码器。二－十进制编码器是指用四位二进制代码表示一位十进制数的编码电路,也称10线－4线编码器。四位二进制代码共有16种组合状态,而0～9共10个数字只用其中10个状态,所以二－十进制编码方案很多。最常见的是8421BCD码编码器,如图7.3.3所示。其中,输入信号I0～I9代表0～9共10个十进制信号,输出信号Y0～Y3为相应二进制代码。图7.3.3二－十进制编码器由图7.3.3可以写出各输出逻辑函数式为根据逻辑函数式列出8421BCD码编码器的功能表,如表7.3.3所示。由表7.3.3可看出,当有一个输入端信号为高电平时,四个输出端二进制代码的值为输入信号下角标的值,这是一个二－十进制编码器电路。例如,信号输入为“1”,而其他输入均为“0”时,则输出编码为Y3Y2Y1Y0=0101,对应十进制数为5。二－十进制编码器的电路简单,如果将输入端接上10个按键,则可作为计算机的键盘输入逻辑电路,但与二进制编码器相同,其任何时刻只允许对其中一个输入信号进行编码。在对两个以上的输入信号进行编码时,应采用优先编码器。7.4译码器译码是编码的逆过程,即将每一组输入二进制代码“翻译”成为一个特定的输出信号。实现译码功能的数字电路称为译码器。译码器分为变量译码器和显示译码器。变量译码器有二进制译码器和非二进制译码器。显示译码器按显示材料分为荧光、发光二极管译码器和液晶显示译码器;按显示内容分为文字译码器、数字译码器、符号译码器。7.4.1二进制译码器二进制译码器常用的有:TTL系列中的54/74H138、54/74LS138,CMOS系列中的54/74HC138、54/74HCT138等。图7.4.1所示为74LS138的符号图和管脚图,其逻辑功能表如表7.4.1所示。图7.4.1

74LS138的符号图和管脚图由功能表7.4.1可知,74LS138能译出三个输入变量的全部状态。该译码器设置了E1、E2A、E2B三个使能端,当E1为1且E2A和E2B均为0时,译码器处于工作状态,否则译码器不工作。当译码器正常工作时,由表7.4.1可以得出如下表达式:由上述表达式可看出,正好是ABC三个变量的全部最小项的“非”,所以74LS138也叫最小项译码器。

【例7.4.1】用一个3线-8线译码器实现函数

解:如图7.4.2所示,当E1接+5V,E2A和E2B接地时,得到相应各输入端的输出Y为若将输入变量A、B、C分别代替A2、A1、A0,则可得到函数Y:可见,用3线－8线译码器再加一个与非门就可实现函数Y,其逻辑图如图7.4.2所示。图7.4.2例7.4.1的逻辑图

【例7.4.2】用两片74LS138实现一个4线－16线译码器。解:利用译码器的使能端作为高位输入端A3,如图7.4.3所示。由表7.4.1可知,当A3=0时,低位片74LS138工作,对输入A2、A1、A0进行译码,还原出Y0～Y7,则高位禁止工作;当A3=1时,高位片74LS138工作,还原出Y8～Y15,而低位片禁止工作。图7.4.3例7.4.2的连接图7.4.2非二进制译码器非二进制译码器种类很多,其中二－十进制译码器应用较广泛。二－十进制译码器的常用型号有:TTL系列的54/7442、54/74LS42和CMOS系列中的54/74HC42、54/74HCT42等。图7.4.4所示为74LS42的符号图和管脚图。该译码器有A0～A3四个输入端,共Y0～Y9十个输出端,简称4线－10线译码器。74LS42的逻辑功能表如表7.4.2所示。图7.4.4

74LS42的符号图和管脚图7.4.3显示译码器显示译码器常见的是数字显示电路,它通常由译码器、驱动器和显示器等部分组成。

1)显示器数码显示器按显示方式分为分段式、字形重叠式、点阵式三种。其中,七段显示器应用最普遍。图7.4.5(a)所示的半导体发光二极管显示器是数字电路中使用最多的显示器,它有共阳极和共阴极两种接法。共阳极接法(见图7.4.5(c))是指各发光二极管阳极相接,对应极接低电平时亮。图7.4.5(b)所示为发光二极管的共阴极接法,共阴极接法是指各发光二极管的阴极相接,对应极接高电平时亮。因此,利用不同发光段组合能显示出0～9共10个数字,如图7.4.5(d)所示。为了使数码管能将数码所代表的数显示出来,必须将数码经译码器译出;然后,经驱动器点亮对应的段,即对应于一组数码译码器应有确定的几个输出端有信号输出。图7.4.5半导体显示器

2)集成电路74LS48图7.4.6为显示译码器74LS48的管脚排列图,表7.4.3所示为74LS48的逻辑功能表,它有三个辅助控制端L图7.4.6

74LS48的管脚排列图为试灯输入:当=0,

=1时,若七段均完好,则显示字形是“8”;当=1时,译码器方可进行译码显示。常用于检查74LS48显示器的好坏。用来动态灭零,当=1,且=0,输入A3A2A1A0=0000时,

=0,使数字符的各段熄灭。为灭灯输入/灭灯输出;当=0时,不管输入如何,数码管不显示数字。为控制低位灭零信号,当

=1时,说明本位处于显示状态;若=0,且低位为零,则低位零被熄灭。由变量译码器可知,它的每个输出端都表示一个最小项,而任何函数都能写成最小项表达式,利用这个特点可以用来实现逻辑函数,也可用作集成电路的片选信号扩展功能。7.5数据选择器和数据分配器7.5.1数据选择器数据选择器按要求从多路输入,选择一路输出,根据输入端的个数分为四选一、八选一等。其功能相当于如图7.5.1所示的单刀多掷开关。图7.5.1数据选择器示意图图7.5.2所示是四选一数据选择器的逻辑图和符号图。图中,A1、A0为控制数据准确传送的地址输入信号,D0～D3为供选择的电路并行输入信号,E为选通端或使能端,低电平有效。当E=1时,选择器不工作,禁止数据输入;当E=0时,选择器正常工作,允许数据选通。由图7.5.2可写出四选一数据选择器的输出逻辑表达式:图7.5.2四选一数据选择器由逻辑表达式可列出功能表如表7.5.1所示。

74LS151是一种典型的集成电路数据选择器。图7.5.3所示是74LS151的符号图和管脚图。74LS151有三个地址端A2、A1、A0,可选择D0～D7八个数据,具有两个互补输出端W和。其功能表如表7.5.2所示。图7.5.3

74LS151数据选择器

【例7.5.1】

试用八选一数据选择器74LS151产生逻辑函数。

解:把逻辑函数变换成最小项表达式,即八选一数据选择器的输出逻辑函数表达式为若将式中A2、A1、A0用A、B、C代替,则D0=D1=D3=D6=1,D2=D4=D5=D7=0。该逻辑函数的逻辑图如图7.5.4所示。图7.5.4例7.5.1的逻辑图7.5.2数据分配器数据分配器是数据选择器的逆过程,即将一路输入变为多路输出的电路。数据分配器的示意图如图7.5.5所示。图7.5.5数据分配器的示意图根据输出的个数不同,数据分配器可分为四路分配器、八路分配器等。数据分配器实际上是译码器的特殊应用。图7.5.6所示是用74LS138译码器作为数据分配器的逻辑原理图,其中译码器的E1为使能端,E2B接低电平,输入A0～A2为地址端,E2A为数据输入,从Y0～Y7分别得到相应的输出。图7.5.6用74LS138作为数据分配器的逻辑原理图7.6数值比较器7.6.1数值比较器的定义及功能在数字系统中,特别是在计算机中,经常需要比较两个数A和B的大小,数值比较器就是对两个位数相同的二进制数A、B进行比较,其结果有A＞B、A＜B和A＝B三种可能性。设计比较两个一位二进制数A和B大小的数字电路,输入变量是两个比较数A和B,输出变量YA＞B、YA＜B、YA=B分别表示A＞B、A＜B和A＝B三种比较结果。其真值表如表7.6.1所示。根据真值表可写出逻辑表达式:YA＞B=YA＜B=由逻辑表达式画出逻辑图,如图7.6.1所示。图7.6.1一位数值比较器7.6.2集成数值比较器

1.四位数值比较器74LS85四位数值比较器的管脚排列图如图7.6.2所示。图中,A、B为数据输入端。74LS85有三个级联输入端,即IA＞B、IA＜B、IA=B,表示低四位比较的结果输入;它有三个级联输出端,即YA＞B、YA＜B、YA=B,表示末级比较结果的输出。其功能表如表7.6.2所示。图7.6.2四位数值比较器74LS85的管脚排列图从表中可以看出,比较两个四位二进制数A(A3A2A1A0)和B(B3B2B1B0)的大小时,从最高位开始进行比较,如果A3＞B3,则A一定大于B,反之,若A3＜B3,则一定有A小于B,若A3=B3,则比较次高位A2和B2,以此类推,直到比较到最低位,若各位均相等,则A=B。

2.数值比较器的扩展

74LS85数值比较器的级联输入端IA＞B、IA＜B、IA=B是为了扩大比较器的功能而设置的。当不需要扩大比较位数时,IA＞B、IA＜B接低电平,IA=B接高电平;当需要扩大比较器的位数时,只要将低位的FA＞B、FA＜B、FA=B分别接高位相应的串接输入端IA＞B、IA＜B、IA=B即可。用两片74LS85组成八位数值比较器的电路如图7.6.3所示。图7.6.3两片74LS85的扩展连接图7.7组合逻辑电路的设计组合逻辑电路根据使用的逻辑电路不同,其设计思路也不完全相同,分为使用小规模、中规模集成电路设计,以及使用可编程逻辑电路器件设计等多种方法。本书仅介绍前两种设计方法。7.7.1采用小规模逻辑电路设计组合设计任务是:按照给定的具体逻辑命题,设计出合理的逻辑电路。组合逻辑电路的设计步骤如下:

(1)根据逻辑命题,确定输入、输出变量,并予以逻辑赋值(确定“0”、“1”的含义)。

(2)根据逻辑功能要求,列出真值表。

(3)根据真值表,求逻辑表达式,并化简或转换成要求的逻辑表达式。

(4)根据逻辑表达式,选择合理的元器件,画出逻辑图。

【例7.7.1】设计一个三人表决电路,并以与非门实现。解:(1)设A、B、C为输入变量;“1”表示同意,“0”表示不同意;Y为输出变量,“1”表示通过,“0”表示否决。

(2)根据功能要求,列出真值表,如表7.7.1所示。(3)写出逻辑表达式,化简,并转换成与非表达式:(4)作出逻辑图,如图7.7.1所示。图7.7.1例7.7.1逻辑图7.7.2采用中规模逻辑电路设计组合逻辑电路除了可采用小规模集成电路设计以外,还可以采用中规模集成器件进行设计。采用中规模集成电路设计的特点如下:

(1)实践中大都用中规模器件设计。

(2)可以先选合适的器件,再进行设计。

(3)可以采用积木式拼凑法设计。

(4)最简化不是唯一目标。

(5)中规模电路已经成为标准宏电路,在大规模或者可编程器件设计时调用。

(6)中规模器件的价格与生产量相关,不一定电路复杂价格就高。用中规模集成器件设计组合逻辑电路时,“最合理”指的是:使用的中规模集成器件的片数最少,种类最少,而且连线最小。与采用小规模集成器件设计相比,其设计步骤既有相同之处,又有不同之处。其中,不同之处是:组合逻辑电路设计中的第三步化简(或变换)逻辑函数,即采用中规模集成器件设计时不需要化简,只需要变换。因为每一种中规模集成电路器