《电工与电子技术》课件第13章

13.1触发器

13.2时序逻辑电路的分析方法

13.3常见时序逻辑电路

本章小结

习题13第13章时序逻辑电路13.1.1RS触发器

1.基本RS触发器

1)电路组成及逻辑符号

将两个与非门首尾交叉相连，就组成一个基本RS触发器，如图13-1(a)所示。图13-1(b)是基本RS触发器的逻辑符号。13.1触发器图13-1由与非门构成的基本RS触发器(a)逻辑图；(b)逻辑符号

2)逻辑功能分析

1)真值表。真值表中自变量和函数如表13-1所列。表13-2是简化真值表，表中“×”表示触发器输出状态不定。表13-1基本RS触发器真值表表13-2简化真值表

(2)特征方程。

根据基本RS触发器的真值表13-1可以画出卡诺图，如图13-2所示。合并最小项得到基本RS触发器的特征方程为

(3)状态转换图。

基本RS触发器的状态转换关系也可以形象地用状态转换表示，如图13-3所示。图13-2次态卡诺图图13-3基本RS触发器的状态转换图

(4)波形图。触发器的状态也可用工作波形表示。

例13-1

根据图13-4中的波形，画出图13-1中基本RS触发器Q与端的波形。

解根据基本RS触发器的真值表，画出波形图如图13-4所示。

图13-4例13-1的波形图

2.同步RS触发器

1)电路组成及逻辑符号

将基本RS触发器的输入端加上两个导引门，就组成同步RS触发器，如图13-5(a)所示。图13-5(b)是同步RS触发器的逻辑符号。图13-5同步RS触发器(a)逻辑图；(b)逻辑符号

2)逻辑功能分析

(1)真值表。表13-3为同步RS触发器在CP=1时的真值表。

表13-3同步RS触发器真值表

(2)特征方程。根据真值表可以得到同步RS触发器的特征方程(CP=1)为

其中，RS=0是同步RS触发器输入信号R、S之间的约束条件。

(3)状态转换图。

当CP=1时，同步RS触发器的状态转换关系仍由R和S输入状态决定，其状态转换图如图13-6所示。图13-6同步RS触发器的状态转换图

4)波形图。

按照给出的时钟脉冲CP和输入信号R和S的状态，可以画出同步RS触发器的波形。

例13-2

根据图13-7中CP、R、S的波形，画出图13-5中同步RS触发器Q与端的波形。

解设触发器的初始状态为0。根据同步RS触发器的真值表，画出Q与的波形如图13-7所示。

图13-7例13-2的波形图13.1.2JK触发器

1.主从JK触发器

1)电路组成及逻辑符号

主从结构的JK触发器如图13-8(a)所示。逻辑符号如图13-8(b)所示。图13-8主从JK触发器(a)电路图；(b)逻辑符号

2)逻辑功能分析

1)真值表。

根据以上分析，可以得到主从JK触发器的真值表，如表13-4所列。表13-4主从JK触发器真值表

(2)特征方程:

(CP下降沿到来后有效)

(3)状态转换图。状态转换图如图13-9所示。

图13-9主从JK触发器的状态转换图

(4)波形图。下面通过一道例题进行说明。

例13-3

根据图13-10所示J、K信号波形，画出主从JK触发器输出信号Q的波形。设触发器初始状态为0。

解

Q的波形如图13-10所示。画图时应注意以下两方面问题：

(1)触发器对应CP下降沿翻转。

(2)Q的次态由CP=1整个期间的输入信号所决定。

图13-10例13-3的波形图

2.边沿JK触发器

3.集成JK触发器

(1)与门输入JK触发器。

在集成触发器中，为了方便用户，输入控制J和K是由多个相与而成的。型号为74110的与门输入JK触发器如图

13-11所示，方框外是它的管脚排列顺序，方框内是其原理图。

由图可知

J=J1J2J3

K=K1K2K3

与门输入JK主从触发器的逻辑符号如图13-12所示。图13-1174110的管脚排列图图13-12与门输入JK主从触发器的逻辑符号该集成触发器的功能如表13-5所示。表中，H表示高电平“1”，L表示低电平“0”，H*表示均为高电平“1”。表13-574110的逻辑功能表

2)74LS112双下降沿JK触发器。

74LS112带预置端和清除端，且为CP脉冲下降沿触发。其内部包括两组JK触发器组件，外引线排列如图13-13所示。

图13-1374LS112外引线排列图该集成触发器的功能如表13-6所示。表13-674LS112的逻辑功能表13.1.3其他触发器

1.T触发器

图13-8中，若将JK触发器的两个输入端连接在一起就变成一个输入端T，便构成T触发器，逻辑符号如图13-14所示。令J=K=T，代入JK触发器的特征方程中，可得T触发器的特征方程为

(CP下降沿到来后有效)

T触发器的真值表如表13-7所示，状态转换图如图13-15所示。图13-14T触发器表13-7T触发器真值表图13-15T触发器的状态转换图

2.D触发器

把JK触发器的J端通过反相器连接到K端，即K=J，就构成了D触发器，如图13-16所示。

D触发器的特征方程为

Qn+1=D

D触发器的真值表和状态转换图分别如表13-8和图13-17所示。图13-16D触发器表13-8D触发器真值表图13-17D触发器的状态转换图

例13-4

在D触发器中加入输入信号CP和D，设触发器的初始状态为0。

(1)D触发器为下降沿触发。试根据图13-18的输入波形画出Q端的波形(用Q1表示)。

(2)D触发器为上升沿触发。试根据图13-18的输入波形画出Q端的波形(用Q2表示)。

解

Q1和Q2的波形如图13-18所示。

3.集成边沿D触发器

74LS74双D触发器为带预置端和清除端的两组D触发器，其外引线排列如图13-19所示。

图13-18例13-4的波形图

图13-1974LS74外引线排列图逻辑功能如表13-9所示。表13-974LS74的逻辑功能表

例13-5

电路如图13-20(a)所示，设触发器的初始状态为0。试分析该电路的功能。

13.2时序逻辑电路的分析方法图13-20例13-5图

(a)电路图；(b)时序图

解驱动方程为D0=Q0、D1=Q1。

时钟方程为CP0=CP、CP1=Q0，即各触发器翻转不同步。

将驱动方程代入状态方程，得

(在CP↑翻转)

(在↑翻转，即↓翻转)

由状态方程，设现态求次态，得状态转换表如表13-10所示。表13-10例13-5状态转换表

例13-6

电路如图13-21(a)所示，设触发器的初始状态均为0。试分析该电路的功能。

图13-21例13-6图

(a)逻辑电路图；(b)时序图

解驱动方程为J0=K0=1、J1=K1=Q0。

时钟方程为CP0=CP1=CP，即各触发器均在CP↓同步翻转。

将驱动方程代入状态方程，得

由状态方程，设现态求次态，得状态转换表如表13-11所示。表13-11例13-6状态转换表13.3.1计数器

1)异步二进制加法计数器

例13-5所分析的电路就是一个异步两位二进制加法计数器(即四进制加法计数器)。图13-22(a)所示为异步四位二进制加法计数器。根据例13-5的分析方法可以画出Q0Q1Q2Q3在一系列CP0信号作用下的时序图，如图13-22(b)所示。13.3常见时序逻辑电路图13-22异步四位二进制加法计数器(a)逻辑电路图;(b)时序图

2)二进制同步加法计数器

在同步计数器中，各个触发器的时钟端均由同一时钟脉冲源作用，各触发器如果要动作，应在时钟脉冲作用下同时完成。因此，在相同的时钟条件下，触发器是否翻转，是由各触发器的数据控制端状态决定的。图13-23(a)、(b)、(c)分别为T触发器构成的两位、三位、四位二进制同步加法计数器。

图13-23用T触发器构成的二进制同步加法计数器

(a)两位同步二进制同步逻辑电路图；(b)三位二进制同步逻辑电路图;

(c)四位二进制同步逻辑电路图由图13-23(c)可知输入方程为

将驱动方程代入T触发器的状态方程可得

设触发器的初始状态为0，依次代入状态方程进行计算，求出次态，列出状态转换表如表13-12不难发现，最低位每来一个脉冲就翻转一次，其他位均是在其所有低位为1时才翻转。因此此时再来一个脉冲，低位就向高位有进位。

若将图13-23(a)的各触发器Q端作为输出端，则可构成同步减法计数器。表13-12四位二进制状态转换表

2.十进制计数器

从四位二进制的16组数码中选取前10组二—十进制数码的方法称为8421BCD编码，图13-24、图13-25分别为8421BCD码异步、同步加法计数器。图13-24异步十进制加法计数器图13-25同步十进制加法计数器

3.集成计数器

1)集成同步二进制计数器

目前，国产集成同步二进制计数器有四位加法计数器、四位减法计数器及四位可逆计数器等几种类型，如74LS161、74LS163等。在使用集成计数器时，一般不需要仔细阅读逻辑图，而只要查阅手册，可以读懂功能表，便可知其逻辑功能及特点，从而可以正确使用。

74LS161是四位同步二进制加法计数器，其外引线排列如图13-26所示，逻辑功能如表13-13所示。图13-2674LS161外引线排列表13-1374LS161逻辑功能表

2)集成十进制计数器

市场上，集成十进制计数器的产品种类繁多。例如,同步十进制加法计数器74LS160、异步十进制加法计数器74LS290、异步十进制加法计数器74LS196等。

型号为74LS290的计数器为二—五—十进制计数器，其外引线排列及方框图如图13-27所示，逻辑功能如表13-14所示。图13-2774LS290外引线排列及方框图a)外引线排列图；(b)方框图表13-1474LS290逻辑功能表将74LS290连接成十进制计数器如图13-28所示，按照时序电路的读图方法，可得出状态转换图，如图13-29所示。图13-2874LS290十进制连接图图13-2974LS290构成十进制计数器的状态转换连接图

4.构成任意进制计数器的方法

1)反馈复位法

例13-7

试用同步四位二进制计数器74LS161实现十三进制加法计数器。

解用反馈复位法实现。

首先画出74LS161的状态转换图，如图13-30所示。由于74LS161是异步清零，因此为实现十三进制计数器，应在74LS161从0000计数到1100时，跳过1101、1110、1111三个状态，如虚线所示。而1101为过渡状态，最终应将1101态通过反馈电路变成一个低电平信号送给清零端。电路连线如图13-31所示。图13-3074LS161的状态转换图图13-31例13-7的连线图

例13-8

试用二—五—十进制计数器74LS290实现六进制加法计数器。

解用反馈复位法实现。

首先画出74LS161的状态转换图，如图13-32所示。由于74LS290是异步清零，因此为实现六进制计数器，应在74LS290从0000计数到0101时，跳过0110、0111、1000、1001四个状态，如虚线所示。而0110为过渡状态，最终应将0110态通过反馈电路变成一个高电平信号送给清零端(因为74LS290的清零端高电平有效)。电路连线如图13-33所示。图13-3274LS290的状态转换图图13-33例13-8的连线图

2)反馈置数法

例13-9

试用同步四位二进制计数器74LS161实现十三进制加法计数器。

解

74LS161是同步置数方式，且低电平有效。下面分别选取计数器初态为0000和0001，如图13-34(a)、(b)所示。这时要注意计数器并行数据输入端D3D2D1D0及反馈电路的不同连接方法。图13-34例13-9的连线图

5.计数器容量及扩展

图13-35就是一个二十四进制计数器。

图13-35例13-10图

例13-11

数字显示电子钟简介。

数字电子钟计时、分、秒的计数电路框图如图13-36所示，它包括六十进制“秒”、“分”计数器及二十四进制“时”计数器，时、分、秒的显示译码器和显示器。

图13-36例13-11图13.3.2寄存器

1.数码寄存器

图13-37是用4个边沿D触发器组成的四位数码寄存器。图13-37D触发器组成的四位数码寄存器

2.移位寄存器

由D触发器构成的右移寄存器如图13-38(a)所示。工作时序图如图13-38(b)所示。图13-38单向右移寄存器(a)单向右移寄存器；(b)单向右移时序图

(1)触发器是时序逻辑电路的基本单元电路，它和门电路结合可构成具有各种功能的时序逻辑电路。触发器按结构可分为基本触发器、同步触发器、主从型触发器、边沿触发器。按功能可分为RS触发器、JK触发器、T触发器、D触发器。触发器的结构和功能是两个不同的概念。结构不同反映在它的触发方式上。

(2)触发器的功能表示方法有逻辑符号、功能表(真值表)、状态方程和状态转换图、时序图等，而其中最重要的是要掌握功能表。本章小结

(3)触发器的典型应用是构成各种计数器、寄存器、移位寄存器等时序电路。而时序电路则根据各个触发器动作时刻与CP在时间上的关系，可分为同步时序电路和异步时序电路。

(4)计数器是能够累计电脉冲个数的数字部件。计数器的种类很多，按进制可分为二进制计数器、十进制计数器和任意进制计数器；按功能可分为加法计数器、减法计数器和可逆计数器；按操作方法可分为同步计数器和异步计数器。

(5)寄存器是能够存储二进制数码的数字部件，它分为数码寄存器和移位寄存器。移位寄存器不仅可以用来存储数码，还可以作为数据的串行—并行转换、数据的运算以及数据的处理等。移位寄存器有单向右移寄存器、单向左移寄存器、双向移位寄存器等。

(6)寄存器、移位寄存器和计数器都有标准化的中规模集成电路。用中规模集成计数器构成任意进制计数器的常用方法有清零法和置数法。若一片计数器的容量不够，可以取若干片串联，这时总的计数器模数为各级计数器模数相乘。一、填空题

1.触发器要有外加触发信号，否则它将维持

状态，因此说触发器具有

功能。

2.按逻辑功能分，触发器主要有

、

、

和

四种类型。

3.触发器有两个互补的输出端Q、，定义Q=1、

=0为触发器的

状态；=1、Q=0为触发器的

状态。习题13

4.触发器中，端、端可以根据需要预先将触发器置成

或

，而不受

的同步控制。

5.JK触发器具有

、

、

和

功能。

6.记忆输入脉冲的个数叫

，实现计数操作的电路叫计数器。

7.按计数进制分，计数器可分为

、

和

。

8.按计数过程数字的增减分，计数器可分为

、

和

。

9.按计数器中各个触发器状态更新的情况不同，计数器可分为

和

。

10.四位二进制加法计数器所能计的最大数为

。

11.十七进制计数器至少需由

个触发器组成。

12.三个触发器最大可组成

进制计数器，也可以组成三位

计数器。

13.若CP的脉冲频率为10Hz，要得到一个秒脉冲，可通过接入一个

来实现。

14.四位二进制加法计数器，其输出端为Q3Q2Q1Q0，则Q2端的输出脉冲为计数脉冲的

分频，Q3端的输出脉冲为计数脉冲的

分频。

15.按逻辑功能的不同特点，可把数字电路分为两类，一类为

，另一类为

。

16.寄存器通常由

构成，一个8位数码寄存器可存放

位二进制数。

17.数码寄存器采用

输入，

输出。

18.移位寄存器的串行输入是指各位数码

；并行输出是指各位数码

。

19.对于移位寄存器，只具有左移或右移功能的称为

。二、选择题

1.基本RS触发器电路中，触发脉冲消失后，其输出状态()。

A.恢复原状态B.保持现状态

C.出现新状态D.不能确定

2.触发器与组合逻辑电路相比较()。

A.两者都有记忆功能

B.只有组合逻辑电路有记忆功能

C.只有触发器有记忆功能D.都没有记忆功能

3.在图13-39中，由JK触发器构成了()。

A.D触发器B.RS触发器

C.T触发器D.T′触发器图13-39选择题3图4.在图13-40中，由JK触发器构成了()。

A.D触发器B.RS触发器C.T触发器D.T′触发器图13-40选择题4图

5.如果要计的最大数为31，需用()位二进制加法计数器。

A.四 B.五 C.六

6.四位二进制加法计数器当其输出端Q3Q2Q1Q0为“1101”时，其计数为十进制数的()。

A.13 B.14 C.15

7.一个十进制计数器所能计的最大数为()。

A.10 B.9 C.11

8.同步计数器与异步计数器的计数速度相比，()。

A.异步计数器计数速度快B.两者相同

C.同步计数器速度快

9.属于组合逻辑电路的数字部件为()。

A.寄存器 B.计数器 C.译码器

10.属于时序逻辑电路的数字部件为()。

A.半加器 B.寄存器 C.全加器

11.不能组成数码寄存器的触发器是()。

A.JK触发器B.D触发器 C.RS触发器

12.对于三位D触发器组成的单向移位寄存器，三位串行输入数码全部输入寄存器并采用并行输出，所需移位脉冲的数量为()。

A.3个B.6个C.1个

13.四位D触发器组成的单向移位寄存器，四位串行输入数码从D0的D端输入，从D3的D端串行输出，若要数码全部输出所需的移位脉冲的数量为()。

A.6个 B.4个 C.8个三、分析及作图题

1.已知如图13-41所示与非门组成的基本RS触发器的现状态为Qn，要使触发器的新状态为Qn+1，试在表13-15中填入相应的输入状态。

图13-41作图题1图表13-15与非门组成的基本RS触发器状态转换表

2.基本RS触发器如图13-42所示。它的初始状态为1，试根据与端波形，画出Q与端的波形。

图13-42作图题2图3.按图13-43所示JK触发器的符号及输入波形，画出Q与端的波形。(设初始状态为0)

图13-43作图题3图

4.按图13-44中的逻辑符号及输入端