《电子系统集成设计导论》课件第1章

1.1数字系统和VLSI设计1.2ASIC/SOC设计、制造与服务1.3基于EDA的系统/芯片设计技术课程设计习题第1章电子系统集成设计概论

1.1数字系统和VLSI设计

本节以数字系统集成为例，探讨系统级VLSI(VeryLargeScaleIntegration，超大规模集成电路)设计的相关问题。1.1.1数字系统集成的形式和定位

1.电子系统集成与数字信号处理

电子系统集成的形式主要指单片系统集成，即SOC(SystemOnChip，片上系统)。广义的电子系统集成含有五类电路模块，它们是：数值计算、数据处理、模拟及射频(RF)、存储、入出接口等电路(各种传感、控制包含其中)。

前两种属于数字电路，是本书的重点。随着数字技术、计算机技术的发展，电子信息系统正在经历从模拟体制向数字化体制的变革。数字系统和外部世界不可避免地需要模拟量接口；各种外部世界的非电物理量以模拟量形式居多；有些射频、非线性或者大功率的场合，也是数字电路无以替代的。因此一般的电子系统集成，以数字电路为主。在需要外部接口、射频、大功率方面，总还会有单独的模拟电路，或者是数模混合集成电路。

目前，大多数A/D、D/A变换器都采用了基于开关电容的设计技术。开关电容的优点之一就是很容易将它与数字CMOS

(ComplementaryMOS)电路集成在一个芯片中，有利于实现系统级芯片数模混合集成。通常，存储器是大多数数字系统中不可缺少的一部分，大多采用和数字电路兼容的CMOS工艺。此外，许多模拟和射频部分也趋向采用兼容的CMOS工艺制造。本书以CMOS工艺下的数字系统集成芯片设计为主。在数字系统中最富生命力、内容最丰富多彩的就是数字信号处理(DSP，DigitalSignalProcessing)系统集成模块。设计专用的VLSI数字信号处理和控制类芯片，是目前最为活跃的研究领域之一。因为，许多实际的需求都可以归结为某种信号信息的加工、处理和控制。

信号信息处理的根本任务就是剔除信号数据中的冗余信息；提取加工信号中的有用信息。为了有效地传输和存储，也常常包括对信号进行必要的变换和编码。

完成信号处理功能，一般可以根据系统功能的需求，选择以下四种工程实现途径：

(1)采用通用计算机软件方案。

(2)采用专业类标准器件(MSSD，MoreSpecializedStandardDevice)，例如TI公司的VLSIDSP芯片等，通过设计专用软件来实现。

(3)自己设计ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)芯片来实现。FPGA(FieldProgrammableGateArray，现场可编程门阵列)是一类最重要的ASIC载体形式。

(4)采用嵌入式单片集群平台型芯片来实现。COD(ClusterOnDie，单片集群)又称为功能结构型ASIC。在它的内部包含有现成的CPU核和总线架构、基本的数字电路模块、模拟及射频电路、存储器、外部接口等。基本部分和用户扩展部分全是积木模块化核的拼装。它是一种最新的嵌入式芯片形式。

2．基于通用专业化的数字信号处理器

关于上述四种方案，以下不再讨论通用计算机软件处理方案。这里先讨论第二种。采用比较通用的专业化VLSI标准数字信号处理器(例如选用TMS320C××系列芯片)，是一种很流行的工程方案。这时的数字系统研制开发工作量主要是软件代码编程，有人称为软件编程DSP技术。标准数字信号处理器的特点是采用并行流水机制的多乘法累加器(MAC)结构，使得乘加和运算能力大为增强。其芯片规模非常大，可以同时进行乘加、取数、取指、译码和存储器指针加减等多种运算。早期许多DSP采用定点运算，数据字长小于32位，电路简单且功能有限。现在的主流DSP处理器为了更通用，增加了浮点运算。功能提升使电路变得很复杂，同时芯片的功耗和速度也因此受到影响。通用可编程数字信号处理器可以适用于多种不同的算法。采用通用软件编程DSP，完成一般的功能是没有问题的。这一方案的优点是成本低、开发快、市场应变好，除接口之外，大多数其余部分都还比较灵活，通用性强，调试、修改、扩展性好。这一方案的缺点是吞吐量小、功耗大、体积尺寸大、单个成本较高等。因为“通用”是折衷各方面要求的产物，如果只是动用一部分功能，就不会太合适，而且其余部分有可能是浪费。另外，所有软件可编程方案，归根结底还是要通过硬件动作来实现，经过指令译码等层次，其效率和实时性常常降低。在上述缺点可以容忍的情况下，选择通用DSP软件编程仍然不失为实现信号处理功能的较好策略。

3．基于VLSIASIC的系统级集成设计

既然采用通用的标准软件可编程DSP芯片能够胜任许多工作，那么设计VLSIASIC的必要性何在？事实上，为了能应用于各种信号处理场合，选择通用芯片设计所付出的代价是必须接受它全面而又复杂的结构配置。对于许多专用场合，不少电路是多余的，而急需的并行处理资源配置又常常是不足的。以浮点运算为例，浮点拓宽了数据允许的动态范围，但是需要浮点的场合主要是三维图形图像、多媒体和机械CAD造型等，其他应用对象并不十分迫切需要浮点运算。在大多数情况下，如果数据的随机性可以预见，设计师会把精度看得比动态范围更重要。此外，浮点运算还有乘积的舍入、非线性等问题。所以，定点运算仍然是目前和今后长时期多数数字信号处理任务比较适用的形式。在实时性方面，直接进行运算处理的硬件方案比嵌入式软件方案更优越。因此，研究和设计面向对象的VLSI专用数字处理器ASIC芯片，仍然拥有足够的发展空间。对于只用于一种算法的ASIC，我们可以称其为算法专用信号处理器，或者理解为另一种ASIC，这里的A是指算法(Algorithm)。这种理解有助于我们把注意力集中在原始的算法创新上；而常规ASIC的含义使得我们更牢记和把握好某一类应用的特殊性。无论是哪一种意义上的ASIC，体系结构都将随“A”而变。在针对“A”设计专用结构和电路时，必须让它具有吞吐量大、速度快、功耗低或面积小等某一方面的优点，这样它才能站住脚。否则为什么不采用通用软件可编程标准芯片，何必为之专门度身定制芯片电路呢？当然，通用和专用、软件和硬件也都是相对的，可以相互转化，今天的专用也许就是明天的通用；硬件设计中也少不了会有控制器及专用指令等。在设计系统级集成的VLSIASIC时，需要认真按照算法的需求定制数据宽度和数据通路结构，尽量减少片上内存。记忆单元一直是一个与数据通路设计密切相关的重要议题，片内存储占据芯片面积较大，而片外存储又影响速度。狭义的VLSIASIC是针对某种应用而专门设计的一种芯片，成本较高。专用标准产品(ASSP，ApplicationSpecificStandardProduct)是一种面向大批量的商品化广义专用集成电路，例如USB2.0接口控制芯片，事实上是ASIC设计领域大量存在的一种主要形态。FPGA也是一种广义的ASIC。超大规模FPGA不仅仅是ASIC的过渡实验形式，也是目前系统集成芯片的主要实用形式。它与狭义ASIC之间的差别是速度、功耗、体积、成本等。它们的显著不同点是FPGA可重构，而狭义的ASIC的速度更快。由于FPGA的互连比较繁琐，因此容易引起较大的时序和噪声问题。

4．嵌入式设计

嵌入式是前述三种工程途径的有机结合，它将通用的CPU/DSP嵌入到专用的系统或芯片之中。如果将含有操作系统的CPU/DSP独立芯片嵌入应用系统中，这种系统可以称之为嵌入式系统；如果将独立的CPU/DSP模块嵌入专用芯片中，这种芯片可以称之为嵌入式芯片。目前，嵌入式系统和芯片被普遍应用，信号信息处理模块依然是嵌入式的功能核心。嵌入式可能的架构配置如图1-1的类别1和类别2所示，其关键在于CPU/DSP的资源选择和分配。图1-1

嵌入式的架构配置

5．基于网络处理的单片集群

如图1-2所示，新一代单片集群(COD)设计是目前嵌入式芯片的最新最高形式。图1-2COD片内网络结构系统集成采用的是一种模块化、结构化的SOC逻辑结构。基本模块有多种APU(专用处理单元)、模拟接口、各类存储器和实现动态可重构可配置的接口等。这里主要的改进是：由于惯用的庞大总线物理结构带来了严重的信号完整性问题，所以工程师们摈弃了芯片内的总线结构，逐渐改而采用网络结构和技术完成片内处理的时序目标。多个APU的软、硬件以及不同的RAM协同完成复杂的处理和运算。规范的通信网络保证APU之间的通信具有较高的速度和合适的带宽。实际上这是一种异步电路与系统的并行处理工作模式。美国甚至还有一些人在研究片内无线通信的工作模式。1.1.2数字系统集成的设计活动

本节根据系统集成芯片设计的对象，讨论设计活动的内容及技术分类。

“仁者见仁，智者见智”。设计一个数字系统与电路，例如芯片集成，整个过程涉及到许多级别和不同视角的活动。

从目标的规模上，可以把设计划分为系统子系统(框图)级、逻辑门(及晶体管)电路级两大级别。此外，有关测试的问题则应该分散在上述电路与系统两个级别之中。从描述活动和手法的角度出发，数字系统与电路既可以用算法功能行为描述，也可以用内部体系架构(Architecture)描述，称之为不同的表征描述层次。用算法行为来描述处理信息的来龙去脉；用体系架构来描述器件间的硬连接关系。二者可以描述同一个级别中的不同抽象概念，也对应于VHDL(VHSICHardwareDescriptionLanguage)、VerilogHDL等高级语言中的不同描述风格，即行为风格和结构风格等。

1．设计规模级别与表征描述层次

综观数字系统的全部设计活动，所设计目标的规模级别和表征描述的手法都可能不同。有关设计规模级别与表征描述层次如表1-1所示。表1-1中从纵向和横向两个角度，把电子设计的规模级别与表征描述层次构成一个网格结构。

(1)分解规模级别(对应表1-1中的纵向，由大到小)。

①系统/子系统。我们这里用系统表示最大的电子设计规模，例如通信/雷达系统；而子系统则是组成系统的相对小一些的独立模块。

②电路。这里的电路是指组成系统的电子电路模块。以下给出逐渐细化的表达级别，以后几章将分别重点介绍。

寄存器转移级电路(RTL)。

门电路。

管级电路。

(2)表征描述层次(对应表1-1中的横向，由抽象到具体，由功能描述到实现描述)。

①算法行为(功能)。不管什么样的规模，都可以进行算法行为的描述，这是最高的抽象层次。

②体系架构。同样，不管什么样的设计规模，都可以直接用电子系统和电路的不同体系架构来描述。而且，表中还将架构进一步细分为两个层次：

逻辑结构。逻辑结构可以认为是从行为和时序的角度去研究与硬件实现有关的电气拓扑关系网表符号表示问题，但它并未到达硬件结构的底层。

物理结构。物理结构是指系统与电路真实存在的物理形式，例如用版图(Layout，用于制造IC的图纸)来表征芯片内部的实际器件和连线的各种几何尺寸。

2．表1-1要点归纳

对于表1-1的要点和含义，简单归纳如下。

(1)从上到下不同级别间的转换称之为综合。表中的三个粗箭头所示是实用中最关键的三个不同级别间的斜向跨层次综合过程：

①从系统/子系统算法行为描述综合成寄存器转移级的逻辑结构描述(难度较大)。

②从RTL一级的状态机一类的行为描述综合成门电路一级的逻辑网表。

③从门一级的布尔方程描述综合成晶体管一级的结构描述。

(2)从左到右，同一个级别不同层次的变换称之为映射，特别需关注的是逻辑结构到物理结构之间的映射，例如从组合逻辑网表到ASIC版图的映射。

(3)表中的黑体表示ASIC设计中人工参与较多的创新设计内涵。

(4)算法行为描述。以各种硬件设计语言为主，包括SystemVerilog、SystemC等。

(5)电路逻辑结构描述。以RTL级为例，可以用方框图、电路图或连接网表描述资源分配。与之配合的是用波形图描述时序调度，给出输入与输出信号的时序关系。

(6)物理结构描述。以二维或三维实物尺寸作图方式绘制。1.1.3系统集成的相关专题

1．设计阶段划分

我们主要讨论集成芯片内部的设计问题。如表1-1中黑体所示，简化的狭义系统集成设计三个技术阶段是：理论与算法、逻辑结构、电路物理实现。由于我们讨论的对象是自上而下的系统集成，所以实际上的三个阶段对应从上而下的逐步综合的过程。

这里为了说明方便起见，再次将ASIC的A理解为算法。可以说，在VLSI的设计中从理论算法创新、逻辑结构创新一直延伸到底层电路的技术创新，形成一个创新设计体系。

设计完成后就去进行芯片制造，设计完成被称之为tapout。因此俗称的投片、流片，就是tapout。

2．设计要素

完成ASIC设计，需要有三个要素。它们分别是：高素质的设计师、完善的EDA(ElectronicDesignAutomation，电子设计自动化)工具、高质量的设计库(含单元库和IP库)。EDA技术的精髓就是它将设计过程合理分解，将设计知识进行工程化规范，从而造就了一种新的可共享、可继承的设计技术文化。

3．IP核设计和专利技术

目前，一个新兴的电子行业——IP(IntelligentProperty，知识产权)产品及模块化设计应运而生。IP核，主要包括行为软核(一段可综合的高级语言源程序)、结构固核(仿真后的完整电路网表)和物理硬核(针对某一工艺完成的版图设计，并经过后仿真和投片验证)三种。英国ARM公司推出的32位嵌入式CPU内核迎合TI与诺基亚的数字手机设计需求，开创了除Fabless模式之外的授权销售模式，就是一个最成功的IP核范例。

有许多IP核的网站，其中一个是：。实际设计应用中硬核更重要，当前世界范围的ASIC设计中已有一半以上使用了硬核。硬核IP的原创设计者必须提交该模块的尺寸、端口位置、逻辑功能、时序关系、功率损耗和驱动能力等完整参数给系统设计用户。根据这些已知参数，系统设计师在设计芯片时只需留出适当的空间用于放置硬核IP模块，再把I/O端口对准衔接，即可完成含有嵌入式IP核的系统设计。

IP核的设计常常涉及的是专利技术，这是将来芯片设计乃至IT产业的技术密集点和制高点。

4．高级语言

下面我们将普遍应用的四种高级设计语言作一扼要的对比介绍。

(1) VerilogHDL语法简单，拥有丰富的底层库支持，比较适合做精美的电路设计。

(2) VHDL语法复杂，行为级描述能力强，比较适合做大一点的系统级设计。

(3) SystemVerilog是在Verilog的基础上，吸取C/C++语言的优点而形成的Verilog扩展集合。它提供C语言一样的数据类型、结构体、合并和未合并数组、接口、声明等，也为测试平台的开发提供了单独的语义和语法。SystemVerilog更加适用于系统级高层次的建模和设计。目前它的发展势头强劲，可能会取代VHDL，并将为SystemC的发展普及铺平道路。

(4) SystemC的级别最高。在库的支持下，可以与C++语言一起编译，并进行整体方案仿真。许多EDA工具在这个级别的综合能力正在完善之中。

5．五大关键技术

当IC的工艺特征尺寸到达深亚微米一级时，高速系统集成(HSSI)设计技术凸现为五大难题，或者说是五个研究热点：

(1)时序电路与时序设计。

(2)系统与电路并行处理体系结构设计。

(3)芯片内外互连技术与信号完整性。

(4)芯片低功耗设计。

(5)可测性设计与可靠性分析。当集成度规模变大时，其中的时序问题变得非常严重。例如，一个1000万门/单片的ASIC芯片，如果要求它工作在200MHz的频率，将比要求一块中等规模的PCB板级电路工作在500MHz还难以设计。这时需要找出关键时序路径，找到后再“对症治疗”。1.1.4系统集成的发展背景

设计新的电子信息系统，一般划分成硬件、软件这两类相互依存的设计工作。软件设计可以用各种CASE(ComputerAidedSoftwareEngineering)工具为开发平台；硬件设计则逐渐转到以电子CAD工具为开发平台。硬件系统的核心是专用集成电路，FPGA也被划归为ASIC的一种。

对于上述硬件系统与ASIC的关系，有一种说法是：系统中的芯片；芯片中的系统—ChipsinSystem；SysteminChip。目前提法基本趋于一致—片上系统(SOC)，或者说系统集成、芯片系统等。在国外，SOC芯片主要由电子系统的设计人员设计，设计时又必然以电子CAD为开发工具。目前，国内的系统设计师们还没有完全担负起设计SOC的重任。由系统设计师设计SOC已经成为不可逆转的发展趋势和历史潮流，当务之急是需要转变设计理念。下面讨论促成系统集成这一自上而下设计局面的技术发展背景。

1．强劲的需求牵引——系统设计呼唤ASIC/SOC

1)算法需要硬化

依靠普通串行机制，单纯用软件实现算法功能，往往难以满足实时要求，硬件实现成为优选。自上而下完成算法硬化的流程是：对算法进行全面的模拟仿真→将算法映射为便于硬件实现的逻辑结构→再具体设计高质量的硬件电路满足算法的要求。

2)子系统需要集成

将分立的元器件构成的系统子系统实现集成，先是FPGA形式，然后就是定制的ASIC形式。每一步集成都可以体现出许多优势，包括：

(1)速度快。

(2)可靠性高。

(3)体积小、重量轻。

(4)功耗低。

(5)成本低。

(6)保密性强、便于保护知识产权。

2．飞速的技术进步推动——重组设计队伍

1) VLSI制造能力的推动

IC(IntegratedCircuit，集成电路)制造工艺已经日趋成熟，并发展到上千万门/单片以上的超大规模集成定制阶段。“硅印刷”的目标已经部分实现，系统设计师和IC制造厂商的关系正变成“作家”和“印刷厂”的关系。在这种情况下：

(1)制造工艺与芯片设计相对独立。

(2)版图设计和电路设计相对独立；高级设计语言VHDL等的普遍使用使得顶层与底层进一步独立。

但是当采用深亚微米工艺的芯片设计时，由于互连线效应，致使底层设计会反过来制约顶层设计，需要顶层设计尽早与底层设计进行沟通和互动。

2)计算机辅助设计能力的推动

计算机硬、软件配置的不断升级，使得EDA技术和工具更加完善与普及，设计师的设计效率可以大为提高。不过遗憾的是，半导体工艺进步速度已经超过设计自动化技术的发展速度。

3．必然结局

历史的发展，水到渠成地把系统设计师推到了电子新产品的开发，特别是ASIC/SOC设计开发的前台主角地位。

1.2ASIC/SOC设计、制造与服务

设计ASIC/SOC这一新型电子系统与电路的载体，不可避免地要采用多种计算机辅助手段。与时俱进的芯片设计和先进的设计手段相伴而来，推波助澜。本节从芯片设计的角度介绍各种相关的CAX，重点介绍EDA工具的作用。1.2.1设计过程点评

这里讨论的设计过程，指的是在某些准则的约束下，采用先进的设计手段，求解出实现既定目标的系统与电路的全部活动。

1．设计内容

SOC是ASIC发展的新阶段，ASIC/SOC是电子系统与电路设计的核心内容，是设计技术的密集点，是我们关注的主要对象和聚焦点。但是ASIC并不是系统设计的全部，必须同时关注并完成其他相关的设计，系统/子系统的设计才算完成。以完成PCB设计这一子系统层次为例，ASIC是它的一个核心宏器件，此外还有一些其他的元器件。对于PCB板而言，除了设计总体方案之外，需要同时设计和选用的主要品种有以下几类：

(1) ASIC/SOC。其芯片内部可能同时包含专用的计算处理、I/O电路(含各种控制电路)、存储、射频/模拟电路等，许多应用场合ASIC正在取代标准商品化器件。SOC设计可以细分为专业化标准器件MSSD、专用标准件ASSP、FPGA、常规狭义的专用芯片ASIC、嵌入式单片集群(COD)五种。有关MSSD、ASSP通常由专业化公司设计，一般的用户则主要是选用。而COD的工作一半由专业化公司完成，用户设计扩展模块部分。我们重点介绍FPGA、ASIC两种。设计这些ASIC的方式有全定制、半定制、可编程三种。全定制是指芯片的电路和版图均由用户完成设计。半定制是指电路部分由用户设计，许多版图设计和底层制造采用了标准化的形式。全定制和半定制均由加工厂家根据用户设计最终完成芯片的投片制造。可编程器件是一种商品化半成品芯片，厂家已经完成所有的加工工序，但是电路的连接形式仍然是未定和可变的，用户可以直接对芯片编程来实现所需的电路功能。

(2)与专用及标准电路相配合使用的浆糊电路(GlueLogic)。例如，缓冲、驱动、三态、匹配电路；数据线上所加的上拉、下拉电阻、串接匹配电阻；大电解电容与短连线小电容相配合用于片外耦合和干扰滤波等。

(3)多芯片模块(MCM)以及更大的模块等。一般要自行设计或者联合设计。

(4)通用存储器的选择与方案设计。包括随机存取、非随机存取、非挥发性读写存储器和只读存储器等。外置存储器由设计师选购即可，片内存储器由设计师自行设计。

(5)围绕嵌入式系统中的CPU/DSP芯片，给出子系统级外围接口控制电路以及大量的嵌入式软件编程。

(6)标准数字、射频/模拟芯片及各种商品化元器件的选用和配套方案设计。

2．设计准则

上述硬件电路部分全部可以用EDA手段进行设计，本书集中研究其中的ASIC/SOC设计部分。采用EDA工具进行ASIC设计属于有约束设计，其约束准则如下：

(1)首先要满足指定的功能(Function)指标。

(2)性能(Performance)指标包括速度、功耗、封装互连及信号完整性、恶劣条件下的可靠性等，改进措施包括热设计和面向性能的设计等。

(3)芯片面积不要太大，大多数裸芯片(Die)的面积都小于200mm2。

(4)其他要求，包括研制周期、可测性、可制造性、制造成本等。

3．设计发展趋势

目前，ASIC设计正经历着一个从常规设计向高难设计发展的过程。对于今后ASIC芯片的设计，可以归纳为以下三高两低的特点。

1)高密度

一般，ASIC门数的计算以折算成二输入与非门的个数为准。根据门数或者器件数的不同，ASIC的发展已经经历了小规模集成(SSI)、中规模集成(MSI)、大规模集成(LSI)、超大规模集成(VLSI)、特大规模集成(ULSI，集成度>108器件/芯片)几个不同规模的阶段。

1960年代，摩尔(GordonMoore)预测单芯片内的晶体管数目将随着时间的推移而呈现指数型的增长，这就是著名的摩尔定律。根据摩尔定律，每3年时间芯片最大规模将增至原来的4倍。规模大的ASIC芯片情况基本与此接近，大致规律是经过一个5年的时间段，其芯片规模为原来的10倍。例如：1985年ASIC的最大规模为1千门/单片；1990年则为1万门/单片；1995年为10万门/单片；2000年为100万门/单片；2005年为1000万门/单片。显然，在芯片内的器件密度将越来越高，这是实现系统功能单片集成的基础。在芯片方面，除了摩尔定律之外，还有一个贝尔定律。贝尔定律指出：如果维持计算能力不变，芯片价格和体积每3年将减小到原来的1/4。或者说当芯片规模增至4倍时，其价格不变，例如Intel的奔腾处理器芯片。

2)高速度和高系统时钟频率

由于系统的工作速率越来越快，要求片内时钟频率不断提高。与摩尔定律相对应，Intel公司的CPU芯片具有一个规律：它的时钟频率大约每两年就要加倍。这样经过10年就要提高到原来的30倍左右。

3)高I/O引脚数及先进封装

随着单片规模的变大，要求的输入/输出(I/O)引脚数必将越来越多。

芯片的引脚增多使封装难度增大。为了缩小封装后体积，减少封装互连影响，更进一步要求必须采用先进封装技术。

4)低功耗

随着芯片规模的增大，功耗问题越来越突出，所以低功耗和散热设计越来越被重视。

5)低电压及小逻辑摆幅

为实现低功耗和其他原因，芯片工作电压必然降低。这样，其逻辑摆幅越来越小。逻辑摆幅(Swing)是指逻辑0、1电平之差。1.2.2VLSICMOS工艺

目前，对设计VLSIASIC来说，可供选择的制造工艺有：通用的CMOS工艺，适于高速大电流的ECL/TTL工艺，将两者相结合的BiCMOS工艺和极高速的GaAs工艺。这些制造工艺在一段时期将同时并存。然而对ASIC设计而言，主流工艺以及本书的重点还是下面介绍的CMOS工艺。

近十多年来CMOS工艺日趋成熟，基本满足现阶段ASIC的需求。它本身仍然在不断地前进，从而又反过来影响着设计ASIC的方法和技术。对于实用化的CMOS工艺，若以线条宽度计，其改进的进度约为每4年减半。总结过去并展望未来，可以将其工艺线条宽度的变化进程依次归纳为

1985年：2.0μm;

1989年：1.0μm(微米);

1993年：0.6μm(亚微米);

1997年：0.35μm(深亚微米);

2001年：0.18μm;

2005年：0.1μm(超深亚微米)；

2008年：45nm(纳米)。

若以硅圆片(Wafer)的大小为标志，则可以区分为4英寸、6英寸、8英寸、12英寸等几种制造工艺。1.2.3MOSIS设计投片服务

为了在ASIC设计和MOS工艺制造之间进行沟通，美国国家科学基金(NSF)和美国国防部于1981年联合建立了MOSIS(MOSImplementationSystem)芯片加工服务体系，以实现样片拼盘委托加工服务。MOSIS专门为新研究开发ASIC的小批量试生产服务，它制定了SCMOS规则，给出了SCMOS库。SCMOS不是单一的某种制造工艺，它是一个规则的集合，适用于一系列不同工艺，从而使用户和设计者对制造厂家有较大的选择自由度。其网址为/。

1．加工伙伴

MOSIS的加工伙伴包括AMI、HP、Orbit、Peregrine和我国台湾的TSMC。他们的工艺为2.0～0.25μm，最大可以实现五层金属布线、两层多晶硅布线。

2．教育计划

凡是受美国NSF资助的项目，都可以由研究人员所在大学提出申请，由MOSIS为教育界的VLSI设计提供特别制造服务。

在中国台湾、日本、欧洲也有类似的制造服务机构。

中国台湾同样具有MOSIS功能的CIC网址是.tw/。

在日本类似的是VDEC。

在欧洲共同体类似的是EuroChip/EuroPractice。

3．样片服务

MOSIS的主要功能是提供样片拼接加工服务。不同用户按照相同的规则设计；MOSIS将不同的芯片设计拼接为一个大的硅圆片；再把拼接好的圆片设计送到同一个标准工艺线上投片；投片成功后再分割成不同的裸芯片。一个硅圆片上可以安排许多芯片，标准加工生产线(Foundry)以硅圆片为单位，可以实施不同的工艺流程。以2μm工艺为例，一个2.3×2.3mm2的芯片设计，MOSIS的样片投片服务成本为几百美元，最后负责给用户提供4个样片。根据具体工艺、封装、设计规则检查等要求的不同，MOSIS所花费的成本也有所区别。整机的研制生产需要众多的专用集成电路，但制造ASIC采用的工艺设备需要巨额投资，各单位难以承受。在国内建立ASIC设计制造服务体系已经是当务之急，它是各个被服务单位无法独立完成的。必须体现国家意志，统一规划。

目前国内已经在建设类似MOSIS的国家级ASIC/SOC样片制造服务体系，即多项目圆片(MPW)服务系统，与美国的MOSIS具有基本相似的功能，它是提高电子整机水平的重要基础设施建设。MPW建设借鉴了国外成功的运行模式，结合我国IC生产线实际情况进行。建成后能提供流片信息发布、设计数据接受并集成、版图数据验证及后处理、多项目圆片拼接、多项目圆片划片封装等多项服务。美国出现的微型ASIC制造设备值得关注。采用不同的可重构模块组合，就可以形成一条条不同的专用芯片制造工艺线。这类工艺线的设备灵活，并且费用极低，可以作为一种MOSIS之外各单位自备的现场补充制造手段。1.2.4ASIC/SOC学术交流

一年一度的国际SOC学术会议是切磋、学习和交流的最佳机会，会上集中研究当前突出的ASIC业界共性的工艺、应用、设计、测试和制造技术，但重点是设计技术。以1999年9月份在华盛顿召开的ASIC/SOC’1999学术会议为例，研讨的设计内容有：

1．时序与时钟设计

(1)全同步(TS)。

(2)全异步(TA)。

(3)整体异步，局部同步(GALS)。

(4)局部异步，整体同步(LAGS)。

2．IP设计

对于IP设计，突出复用中的灵活性和有效性。

(1)参数式VHDL描述。

(2)版图生成时针对不同工艺和应用场合。

(3)优化时采用阻抗匹配分析。

3．其他共性问题

(1)行为级设计再利用(BehavioralDesignReuse)。

(2)低功耗的系统级芯片设计。

(3)硬、软件联合设计。

(4)静噪设计。

从1998年开始该会议转称为ASIC/SOC国际会议，其在互联网上的主页是，主页上有1994～2005年的会议情况介绍。

2001年ASIC/SOC会议的主题是：网络化世界中的片上系统(System-On-ChipinaNetworkedWorld)。

2002年ASIC/SOC的议题有：深亚微米工艺和底层设计，互连技术，低功耗CMOS设计，片上总线，蓝牙技术，SOCDSP，多媒体视频、音频技术等。

2004年IEEE-SOCC国际会议的主题是：设计方法与技术，设计工具，设计自动化，制造、工艺与测试等；议题有：互连建模及互连时代，系统体系结构，低功耗结构，可重构结构，高性能系统结构，网络处理结构，可测性与可靠性设计，SystemC建模等。

2005年9月召开的IEEE-SOCC会议议题有：深亚微米设计，模拟/多阈值电路设计，多媒体及DSP电路设计，嵌入式处理器/嵌入式硅传感器，可重构体系结构设计，网络处理结构与电路，互连建模，低功耗设计，高性能电路设计方法学；安排的几个专题讲座是：FPGA动态可重构的模型和工具，基于标准IP的ASIC/SOC设计，系统互连的有效途径，串行标准，快速IO，65nm以下CMOS高性能片上互连电路设计与工艺，通信、视频平台和音频中的DSP，纳米SOC/SRAM设计面临的挑战等。

此外，我国每两年举办一次ASIC国际会议和全国高校研究生ASIC设计竞赛。1.2.5相关课程设置

为了发展ASIC设计与制造，除了服务体系之外，人才培养至关重要，这方面需要强调与国际接轨。以美国北卡州立大学(NCSU)的电气与计算机工程(ECE)系为例，仅为高年级本科生和研究生开设的相关设计课程就有:

(1) DesignofComplexDigitalSystems(课程编号ECE342)。

(2) ASICDesign(课程编号ECE464)。

(3) DigitalASICDesign(课程编号ECE520)。

(4) AnalogVLSI(课程编号ECE712)。

(5) VLSISystemDesign(课程编号ECE746)。

(6) DigitalSignalProcessingArchitecture(课程编号ECE747)。

(7) HighPerformanceVLSIDesign(课程编号ECE756)。

(8) DesignAutomationforVLSI(课程编号ECE761)。一个综合性大学的电气系同时开出八门同类的设计技术课程，不同任课教师又选用不同的教材，表明同样是电类学科，但在培养方向上有明显的重点倾斜，而且教学资源是丰富多样的。关于教学方式，从教材到课堂讲授都是以探讨各种设计技术为主，以介绍EDA工具为辅。因为现在的各种设计技术都是基于以EDA工具为设计手段的，所以在课外，特别重视学生用EDA工具进行设计实践加深对课堂学习的理解和掌握。为学生提供的上机条件选用以总部位于北卡州的Cadence为主的工作站软件，全校联网运行，使用起来非常方便。

1.3基于EDA的系统/芯片设计技术

本节回顾电子设计技术的由来，介绍电子设计的基本内容、特点和设计方式方法等，重点介绍ASIC的基于EDA的设计技术。

1.3.1计算机辅助技术(CAX)

前面叙述了ASIC设计的内容、准则和特点，下面介绍与ASIC设计相关的辅助技术，及其对产品开发的影响和冲击。计算机辅助技术(ComputerAidedX，简称CAX)不仅仅包括设计(CAD)，它在工业生产、测试、控制以及分析等领域均得到广泛应用。下面分别加以介绍。

1．术语荟萃

(1) CAD(ComputerAidedDesign，计算机辅助设计)。它是一种新型的设计过程，是利用计算机资源，主要是软件工具来辅助设计师更好地完成设计任务的技术。它引起了设计领域的一场革命。

有人对CAD技术给出一种定义：CAD技术是一种对信息智能进行采集与再创造的方法和工具，是促进智力劳动自动化的重要手段。

在采用CAD进行设计中，有一个非常重要的概念，就是DFX(DesignForX，面向对象的设计)。这里的对象X可以是T(测试)、M(制造)、A(组装)等。

(2) CAM(ComputerAidedManufacturing，计算机辅助制造)。它指的是受CAD输出文件的指导或控制，反复使用系统的一次性输入信息及其处理后的多种二次信息，进行产品制造生产的技术。

(3) CAPP(ComputerAidedProcessProgramming，计算机辅助工艺规划)。工艺是指制造过程中的技术问题，其中工艺规划文件可以在CAD设计阶段生成。

(4) CIMS(ComputerIntegratedManufacturingSystem，计算机集成制造系统)。它是现代电子信息技术、管理技术与制造技术相结合的产物。其最初的概念由美国一位博士于20世纪70年代初率先提出，认为物流是信息的一种物化形式。CIMS是一种制造理念，它并不是单纯追求全自动化的“无人工厂”。其核心是实现制造资源及活动的集成和优化配置，目的是增强企业的竞争力。目前，CIMS统一被称做“现代集成制造系统”(将Computer改为Contemporary)。

(5) CAE(ComputerAidedEngineering，计算机辅助工程)。泛指由计算机辅助完成功能更强的各种工程性任务。

(6) CAT(ComputerAidedTest，计算机辅助测试)。CAT是CAE的重要部分。它采用计算机辅助完成产品测试任务，验证是否与CAD所期望的目标相一致。

(7) CAA(ComputerAidedAnalysis，计算机辅助分析)。它是实现综合的一种支撑技术。对电子设计而言，CAD中“D”的重点是将概念设计综合成详尽电路，CAA中的“A”则是对已经有的基本单元电路及单元组合方案进行分析评估。

(8) CAQ(ComputerAidedQualityassurance，计算机辅助质量保证)。它与CAT关系密切，但不完全一样。通常说ISO9000质量认证就是针对整个质保体系而言的。

2．CAX对开发技术的影响

人们往往笼统地将上述种种计算机辅助技术统称为CAX技术，它是第二次工业革命中的重头戏。计算机辅助技术的深远影响在于：

(1)它将人们在产品开发方面的知识系统化、规范化、工程化。人们可以不断地堆砌知识工程阶段性成果——成功替代脑力劳动，进一步解放人类的生产力。

(2)它影响了企业的生产和管理模式(无图纸生产)，提高了竞争能力(软盘、U盘、硬盘、光盘成为财富载体)——重塑当今社会的新关系。现在推广的CAD技术已经与企业信息化融为一体。

(3)它改变了产品开发方式、工作风格，提高了开发质量—造就一代新型的产品设计师。

CAX技术被评为20世纪60年代以来十大杰出技术成就之一。国外有人指出，CAX是对20世纪的发展影响最大的十项先进科学技术之一。美国国防部也将广义的“设计自动化”确定为国防关键技术之一。

CAX是电子信息科学发展的产物，电子设计又是CAX技术的一个重要活动领域。国内外电子CAD应用的普及度都已经超过90%。我们的目标和任务就是尽快促成我国在电子设计能力方面的后发优势，用电子CAD软件工具设计出属于自己的ASIC/SOC芯片。这里涉及到的硬件(芯片设计)和软件(CAX软件开发)正是属于信息产业发展的两大主题。1.3.2EDA引发电子设计革命

1．EDA的含义

设计工具从电子CAD技术发展到EDA技术，关于辅助设计师进行全程电子设计的基本职能并没有发生本质的变化。EDA这一名词刻划出电子CAD技术的最高理想境界，以下我们对这两个术语将不加区别地使用。

EDA是以计算机硬件和系统软件为基本工作平台，继承和借鉴前人在电路与系统、模型和算法等方面成果研制成的电子设计通用支撑软件和应用软件包。它旨在辅助电子设计师开发新的电子系统和电路，主要用来完成包括PCB和ASIC两大类载体形式的设计。目前国内普遍拥有微机与工作站并重的设计平台和环境，其中安装的EDA工具为设计师提供了一种“软面包板”功能。新一代的设计师首先必须掌握计算机硬、软件知识，系统集成设计师还要求进一步具备微电子技术专业知识。传统设计师是用硬件测试仪器和设备来开发硬件系统，所谓的“硬碰硬”。新型设计师要用EDA工具提供的软面包板以及软仪器设备去开发新的硬件电子系统，变成了高效率的“软碰硬”。由此一来，开发软、硬件产品的过程差别明显减小了。所以，国家的软件优惠政策明文规定所有条款同样适用于ASIC设计。半导体制造工艺能力和手段发展很快。相比之下，EDA工具显得比较滞后，从而使设计瓶颈日益严重。设计师往往采用比先进工艺滞后的工艺参数和模型去设计。例如，到了0.18μm工艺已经成熟的年代，部分EDA软件模块却仍然采用0.35～0.5μm工艺参数去指导设计过程。

EDA是设计ASIC时必不可少的的工具。从软件层次上说，通用EDA设计软件属于应用层软件，它下面是系统软件，上面是一些更专门化的EDA软件，如图1-3所示，我们接触的主要是位于中间层的通用EDA软件。图1-3

EDA设计工具平台

2．EDA用户主体

哪些人员是使用EDA工具的用户主体？人们使用它主要做什么？答案是：新型电子产品的设计研制人员将大量地使用它来设计系统、电路和芯片。

EDA的技术内涵如同表1-1所示的一样。自上而下按纵向来划分，使用EDA工具进行设计的规模有：系统级设计；电路级设计。自左向右按横向来划分，使用EDA工具进行设计的层次有：算法行为层次的设计；逻辑和物理结构层次的设计。

3．设计概念的变革

大多数新式电子系统原型样机研制内容的组成，如图1-4所示。图中的三个方面各约占1/3。硬件主要工作量在底层的芯片设计，顶层工作主要是总体设计和系统集成，而软件开发既可以在高层。也可以在底层。我们这里关心的主要是芯片设计。图1-4

电子系统开发内容1.3.3计算机版图设计

简单的CAD主要是用于绘图，包括二维、三维制图，常说的“甩掉绘图板”指的就是这种功能。其实，电子设计的绘图主要是版图，它的要求并不太复杂。因为不论PCB的版图或者是IC的版图设计，它们都是以二维平面绘图为主。在电子CAD技术中优先获得发展的也正是这部分内容。目前，我国在版图设计这方面已经基本上甩掉了绘图板。对于复杂的芯片电路版图，我们以每一单体建筑物来类比ASIC中的一个晶体管电路单元。那么1980～2000年，单个芯片中门的规模变化为

1万门→10万门→50万门→200万门→1000万门

其图形的规模依次相当于：西安钟鼓楼附近区域→西安城墙内→西安三环路内→西安的九区四县→陕西省，其中纵横交错的公路网相当于芯片中的内连线。2000年已经把类同全陕西省建筑的规模都可以集成到一个芯片中。试想，如此大规模的图形设计不采用EDA工具行吗？

近10多年来，计算机尤其微机的绘图能力不断增强，已经可以实现各种复杂的曲面、三维造型等图形功能。

PCB的版图设计也有类似之处，只是PCB稍微简单一些，概念更普及一些。有一种流行的类比说法指出：现在的电子工程师不懂、没掌握ASIC设计技术，就像20世纪70年代不懂、没掌握PCB设计技术一样。

这两者的设计原理是相通的，在物理版图设计层，都需要绘图，都要布局布线，现在又都必须使用EDA工具。电子物理层版图设计需要图形数据库的支撑。它们与其他专业的图形设计相比，既有相同之处，又有不同之处。所不同的特殊之处有：布局布线(含布通率)、电气规则检查、标准格式输出与转换、版图面积、时钟速度的优化等。

电子CAD与一般CAD技术同样都是发源于图形设计，但后来变得越来越有个性，相比之下，现在已经是大相径庭了。1.3.4计算机辅助分析

电子CAD技术的另一个发源地是CAA。比较典型的代表是美国的SPICE(SimulationProgramwithIntegratedCircuitEmphasis)，它是主要用于IC设计的模拟程序软件，可以进行直流、交流、瞬态(直流—静态工作点；交流—频域；瞬态—时域过渡过程)分析，Pspice(PC机上的SPICE)又增加了电路容差分析(利用MonteCarlo法)、最坏情况分析、数字模拟和数/模混合模拟等。分析是对已设计好电路的性能、功能进行评价、研究；而综合(设计)则是根据顶层设计概念，逐步给出详细的底层电路结果，是CAD的高级阶段。

电子CAA的出发点不是计算机图形学。其基本模型是电子元器件及电路系统中的信息模型、电路方程和矩阵求解。但是，对于以晶体管一级为基础的模型，其分析仿真的电路规模难以做大。如果允许将模型建立在门级以上，则仿真的规模就可以比较大。1.3.5电子设计简化流程

图1-5给出的是一般ASIC的简化设计流程，它也同样适用于一般的电子设计。图中的顺序适用于从上到下、从左到右的正向设计过程，包括从技术条件和方案的确定到系统行为的描述；从寄存器转移级的设计到逻辑门电路设计；从晶体管电路结构设计到几何版图实体设计等。图1-5电子设计简化流程流程图左侧标注出在设计过程中的形态变化，从高级语言到RTL级逻辑结构；从门级电路网表综合成晶体管级电路结构；最后再映射到版图中的各种几何图形。

沿着图1-5自顶而下的设计路线，其生成文件的流程如图1-6所示。图1-6EDA文件生成流程1.3.6电子设计标准化

参考图1-6的流程图解，可以进一步归纳出电子设计在以下几方面的标准化进程。

1．框架(Framework)

软件框架(CFI)由CAD框架促进会发起制定，它是介于操作系统和应用软件之间的软件层次，是EDA的配置规范。

2．高级语言(VHDL/Verilog/SystemVerilog/SystemC)

VHDL—数字硬件描述语言(IEEE-1076标准)、Verilog(IEEE-1364标准)、SystemVerilog和SystemC都是设计硬件的高级描述语言。

3．电路EDIF网表

EDIF(ElectronicDesignInterchangeFormat，电子设计交换格式)可以认为是硬件设计的汇编语言，通用的EDIF200标准主要用于电路网表描述。

4．输出接口规范

以前由于忽略数据交换的标准化，造成过巨大的经济损失，所以人们特别重视电子设计和制造间接口标准的制定，主要包括以下IC和PCB两类。

(1) CIF—加州理工中间格式(CaltechIntermediateFormat)，IC版图输出的一种格式。此外，还有GDSⅡ、PG和OASIS(2003)格式等。

(2) Gerber—PCB版图的一种格式，驱动光绘机用。国外正筹划新的PCB数据标准。三个公认的候选格式是：Valor的ODB++、IPC的GenCAM和EDIF400。目前，前两个比较看好。EDIF400比EDIF200改进之处是，除用于描述电路图外，还同样可以用于PCB数据的描述。2004年，美国封装互连协会(IPC)公布了IPC-2581新标准。

5．IBIS等模拟用文件及库标准

在模拟仿真时要求输入的设计文件和库文件都有一定的格式标准，这些标准包括IBIS、Vital、SDF、PDEF、LEF、DEF等。其中IBIS(Input/OutputBufferInformationSpecification)标准用于对I/O缓冲器的驱动和接收特性快速准确地建立模型。大多数器件生产厂家愿意提供IBIS模型，而不愿意提供与工艺密切相关的器件SPICE模型。EDA工具根据这些标准生成下述文件：

(1)按照规定的格式建造参数库，用于工艺映射。

(2)生成设计仿真、后仿真用的含参数网表。

因此也可以说，电子自动化设计是一种基于标准和基于库的设计技术。1.3.7电子设计特点

1．系统设计与ASIC设计

系统设计与ASIC设计是EDA的两大设计重点。随着EDA技术的普及，系统设计和ASIC设计密不可分，集中体现就是单芯片系统集成SOC。

2．并行工程与Top-Down设计

并行工程与自上而下(Top-Down)设计是新型电子设计方式的两大风格。

自上而下是目前广泛采用的设计方式，并行工程则是贯穿在设计过程之中。并行是相对串行而言的，原来从产品设计→制造→测试→售后维护是串行的。现在，完善的参数化设计环境使得有可能在设计阶段同时并行研究并解决制造、测试、维护及其他技术问题。有关并行的比较严格定义是：并行工程是一种新型设计方法，其特点是系统化、集成化、并行化。它将相关过程(包括制造、测试和维护)的设计与产品设计并行进行。它要求设计师从产品设计开始就考虑产品全生命周期的所有方面，包括制造与工艺、测试与质量、周期与成本、用户需求及维修服务等等。

3．功能模拟验证与布线后仿真分析

比起其他类设计，功能模拟验证与物理布线后仿真分析是电子设计活动中最有特色的两大特殊内容。

4．与CAM接口规范化

比起其他行业，电子设计和电子制造的接口比较规范。其中典型的代表是微观意义上的ASIC和宏观概念上的PCB，这两类电子设计具有两大类规范的CAM制造标准接口。1.3.8电子设计功能的分解

对于电子设计技术，我们自上而下将设计活动根据主要节点纵向分解，通常称之为系统行为层、逻辑电路层和物理结构实现层三个阶段的辅助设计过程。按横向分解又可以给出不同的类别，包括软、硬件方案，数/模，低频—微波，线性—非线性，PCB—IC等各个分支。电子设计功能分解的图解方式如图

1-7所示。图1-7电子设计功能分解为了便于理解和说明，将图1-7中的每一个功能块编号，每个功能块表示的技术含义如下。

1．数字系统模块化设计

方框图总体开发与设计，通信系统和网络设计。目前Cadence的SPW比较好。

2．器件模型库与系统仿真

LogicModeling公司(目前属于Synopsys)提供的SmartModelLibrary覆盖所有商品化器件模型，包括Pentium系列和TMS320C30等各种TTL、CMOS器件。最初是1.4万种元器件，现在更多了。

3．高级语言设计与编译

用VHDL等高级语言可以进行系统级、寄存器级和门级设计，一般分为行为和结构两种描述风格。采用CAD工具，可以完成描述、编辑、模拟、综合、优化等设计工作。现在不少EDA工具(例如Synopsys)已经支持采用VHDL/Verilog/SystemVerilog/SystemC等四种语言进行高层设计和综合。

4．其他输入方式

其他输入方式包括图形方式和非图形的文本方式。文本方式有真值表、状态图、方程式和电路网表等。ABEL语言和SPICE电路描述语言也是文本。

目前，原理图图形方式和VHDL等文本格式各有千秋，一般文本在顶层，图形在底层。图形和文本二者并存的局面形成，经历过一次否定之否定的过程。

5．嵌入式软件实现途径

在系统整体方案中有硬件部分，也可能有基于嵌入式CPU的软件部分。我们称这一软件部分为基于CPU的嵌入式系统软件实现途径。这里的CPU可以是：嵌入式的单