《电子系统集成设计导论》课件第2章

2.1IC工艺牵动设计2.2MOS晶体管与连线2.3线路、版图与掩模2.4VLSI加工流程2.5IC测试与故障课程设计习题第2章IC版图、制造与测试

2.1IC工艺牵动设计

2.1.1VLSI工艺回顾

1947年，美国贝尔实验室发明了晶体管。1949年Schockley揭示出结型晶体管的工作原理，奠定了双极器件发展的理论基础。在诞生了第一块双极集成电路的几年以后，美国仙童公司于1962年首家推出TTL(Transistor-TransistorLogic)系列器件，在速度和驱动能力方面表现出明显的优点。1974年，ECL(Emitter-CoupledLogic)系列集成电路问世，成为速度最快的一种集成电路。尽管TTL/ECL双极系列集成电路具有速度快的特点，但也表现出一个突出的缺点，即功耗大，难以实现更大规模的集成。

20世纪70年代初期，随着科学技术的进步，解决了一系列工艺技术问题以后，MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor)晶体管异军突起，MOS集成电路得到了飞速的发展。MOS晶体管本身尺寸较小，而且在实现同一种基本电路功能时，MOS器件结构比双极器件结构简单得多。例如，一个MOS晶体管就可以起到一个动态存储器单元的作用。因此，采用MOS工艺制造的集成电路可以得到比双极结构高得多的集成度。在MOS工艺基础上发展的CMOS结构器件更表现出功耗低的突出优点。随着工艺技术的改进，CMOS集成电路的速度也不断得到改进，已接近双极集成电路的水平。而且，作为评价电路性能优劣的主要指标，CMOS电路的速度功耗乘积明显优于双极型电路。因此目前在ASIC领域，特别是在数字ASIC领域，CMOS已经无可替代地占据了统治地位。以CMOS工艺为基础发展出的BiCMOS(Bipolar-CMOS)工艺，同时兼容双极和CMOS工艺，满足了模拟和数/模混合类型ASIC器件的要求。在射频和微波范围，GaAs(GalliumArsenide，砷化镓)工艺技术比常规硅工艺显示出明显的优势。GaAs工艺技术的研究开始于1952年，我国于1960年开始跟踪研究。目前，我国是世界上少数几个掌握砷化镓单晶制造技术的国家之一。由于GaAs材料中电子迁移率比硅中的大得多，GaAs器件可以工作在几十个吉赫(GHz)的频率上，它是目前器件开关速度最快的半导体工艺。随着手机和宽带光通信的迫切需要，它正受到人们的高度重视。其缺点是功耗更大，单级门功耗可达几个毫瓦；工艺技术也不如硅器件工艺那样成熟。

此外，还有一种很有发展前途的硅锗(SiGe，Silicon-Germanium)工艺，最高工作频率可以在100GHz以上。

1．ASIC主要工艺

综上所述，目前适用于ASIC的工艺主要有下述五种。

1) CMOS工艺

CMOS工艺属单极工艺，主要靠少数载流子工作。其特点是功耗低，集成度高。

2) TTL/ECL工艺

TTL/ECL工艺属双极工艺，多子和少子均参与导电。其突出的优点是工作速度快，但是工艺相对复杂。

3) BiCMOS工艺

这是一种同时兼容双极和CMOS的工艺。它适用于工作速度和驱动能力要求较高的场合，例如模拟/高频类型的ASIC。

4) GaAs工艺

通常将它用于微波和射频频段的器件制作。目前不如硅工艺那样成熟。

5) SiGe工艺

GaAs工艺极有可能被SiGe工艺取代。目前世界上已经有了几十条SiGe工艺线。硅锗工艺可以实现双极、CMOS或者BiCMOS设计。

2．VLSI工艺分类

CMOS制造工艺进展是以能够加工的半导体层最细线条宽度为特征尺寸作为标志的。VLSICMOS工艺可以分为以下几种。

1)微米级(M(Micron)，10-6m)

1.0μm以上，系统时钟频率在40MHz以下，集成度规模在20万门/单片以下。

2)亚微米级(SM)

0.6μm左右，时钟频率在100MHz以下，集成度规模在50万门/单片以下。

上述两种工艺非常适合于采用门阵列和标准单元一类的半定制设计。

3)深亚微米级(DSM)

0.35μm以下，时钟频率在100MHz以上，集成度规模在100万门/单片以上。

4)超深亚微米级(VDSM)

0.18μm以下，时钟频率在200MHz以上，集成度规模在500万门/单片以上。

5)纳米级(N(Nano)，10-9m)

90nm、45nm以下的工艺，时钟频率在1GHz以上，集成度规模在1亿门/单片以上。

人们从被加工硅圆片的尺寸出发，又将制造分成直径为4英寸、6英寸、8英寸、12英寸等几种工艺。

目前，这些CMOS工艺是同时存在的，设计师需要根据ASIC应用的要求，选择合适的制造工艺进行有针对性的设计。

3．深亚微米工艺特点

目前，国内超深亚微米的0.18μm工艺已经成熟，0.13μm工艺也渐趋成熟，开始步入批量生产阶段。深亚微米工艺的主要优点如下。

1)面积(Size)缩小

晶体管尺寸的减小使得芯片面积相应减小，集成度随之得到很大提高。例如，采用0.13μm工艺生产的ASIC，其芯片尺寸比采用0.18μm工艺的同类产品小50%。

2)速度(Speed)提高

寄生电容的减小使得器件速度进一步提高。目前采用0.13μm工艺已生产出主频超过1GHz的微处理器。一般的片上系统时钟频率则可以工作在100MHz以上。

3)功耗(PowerConsumption)降低

例如，采用0.13μm工艺生产的微处理器，其功耗比采用0.18μm工艺的产品要低40%，而性能却提高了20%。

由于深亚微米工艺具有集成度高、速度高、功耗低、成本低等优点，因此特别适用于电子系统集成SOC设计。但是，深亚微米的互连线分布参数的影响随着集成度的提高也越来越突出，线延迟对电路的影响可能超过门延迟的影响，而成为主要因素，并极大地制约着前端设计的概念和过程。

4．选择工艺的依据

根据用户和设计的需要，一般从下述几方面选用合适的IC工艺类型。

1)集成度和功耗

如果对集成度和功耗有较高的要求，合适线宽的CMOS工艺是最佳选择。

2)速度(门传播延迟)

TTL和ECL工艺适合于对速度要求较高的ASIC。对速度要求特别高的微波应用场合，则必须选择细线宽的GaAs/SiGe工艺。

3)驱动能力

几种工艺中，TTL/ECL的驱动能力最强。

4)成本造价

相对来说，CMOS工艺为系统设计的首选工艺。对于模拟/射频类型的ASIC，则需要选用相对复杂的硅锗BiCMOS工艺。有文献指出，芯片的成本与芯片面积的四次方成正比。2.1.2制造影响设计

先进的芯片制造技术引导并制约着芯片的设计技术，其影响有以下几个方面。

1．扩宽了设计的技术空间

(1) 0.18μm以下的CMOS/BiCMOS技术使得研制高速信号信息处理器更加便利。

(2)单片集成度和复杂度提高。目前单片规模已经高达1亿门/单片左右，为研究ALU、多通道等系统级设计提供了必备的前提条件。

(3)对于DSP一类的芯片，允许内置超过256K字节的RAM，这对于许多信号处理器的设计非常必要。

(4)虽然速度和功耗始终是一对矛盾，但是如果能采用较低的2.5V供电，则可以使功耗显著降低，且性能改善。

(5)六层以上金属互连等技术进入实用阶段，致使芯片可以做得更小。

(6)封装技术使得引脚数可以大于500，可以采用PLCC、PQFP、CPGA、PPGA和BGA等多种封装形式。

(7)多芯片模块设计与封装技术使片间互连缩短，系统设计时可以考虑采用。

(8)高效测试技术的不断突破，降低了芯片和系统测试的成本。

2.提高了对设计的要求

(1)系统时钟的工作频率经常要求大于200MHz，需要注意改善时序设计。

(2)为了能在RF信号环境下工作，需要考虑信号完整性问题，包括传输线阻抗匹配和互连线间串扰等问题。

(3)需要不断改善功能模拟时的逼真精度，特别是布线后仿真、后分析的精度要高。

(4)同时有256个，甚至越来越多的输入/输出测试端口。测试中首先考虑以0/1为主的故障，其主要目的是考核制造正确性。

要求设计师懂得测试需求、测试分析和可测性设计技术。在系统结构设计时同时加入DFT设计。

(5)需要解决大于10～50W的芯片功耗和散热问题，热分析与热设计需要贯穿设计的各个层次，包括优化电路拓扑结构和改进封装。

3．促成了新的设计理念

(1)在设计一个新型系统与芯片时，总体方案与结构设计比电路设计更费时。

(2)对于系统设计师而言，芯片的物理设计和工艺环境参数离芯片电路的设计者更近。

(3)由于线延迟变大，在芯片布局布线时可以采用时序驱动和密度/复杂度驱动，甚至在顶层设计时就需要提前考虑布局布线。

(4)在完成芯片内各独立模块的设计之后，完成全芯片的调试联调比总体设计还要费时。

(5)需要缩短系统及芯片的设计与制造、系统制造与联试的反馈周期，以便尽快找出错误并改进系统及芯片设计。

2.2MOS晶体管与连线

2.2.1MOS晶体管结构

N型MOS晶体管的结构如图2-1所示。它在P型(多空穴，用三价元素去对单晶硅掺杂，例如硼)衬底的基础上制造。N+型(多电子，五价元素掺杂，例如磷)线条被多晶(Polysilicon)线条遮挡就形成晶体管。遮挡部分就成为N沟道，N沟道本身仍然是P型衬底材料。图2-1N型MOS晶体管的结构图

NMOS晶体管的顶视图和侧视图如图2-2所示。

1957年人们发现SiO2具有良好的隔离作用，这是成就后来硅平面工艺的前提条件。沟道上面的二氧化硅称为栅氧(Gate-oxide)，除了沟道之外的其他氧化物称之为场氧(Field-oxide)，栅氧比场氧薄得多，这也是晶体管能正常工作的关键。

当栅极电压为零时，无沟道电流；当栅极电压上升超过阈值电压VT时，受其吸引的少数载流子(电子)足以形成反相层，从而导电。长度L的方向就是导电沟道电流方向，电流大小与宽/长比(W/L)成正比。

表示MOS晶体管的符号有多种，三种较典型表示法如图2-3所示。图2-2NMOS晶体管的顶视图和侧视图图2-3MOS晶体管的符号第四极衬底端一般不画，通常情况下，NMOS衬底端接地Gnd；PMOS衬底端接高电位VDD。

P型衬上可直接制作NMOS管；同样在P型衬上制作N阱后就可再作PMOS管。

目前仍然有采用N阱的厂家，但是比较好的还是后面介绍的双阱工艺。

图例中的沟道长度L，是加工时最细的线宽尺寸，也就是特征尺寸，它代表了加工设备所能达到的精度。所谓5μm或0.25μm，表示出不同的工艺水平。一种比较习惯的做法是将设计时用的λ大致设为最小晶体管尺寸的一半。例如，对于0.5μm工艺，它的最小晶体管尺寸为0.5μm，此时设λ=0.25μm。对于MOS管而言，当零偏压时截止的器件为增强型；零偏压已导通的器件为耗尽型。

为了制造出耗尽型器件，需要先进行离子注入以形成薄层导电通道。目前的MOS晶体管以增强型为主。2.2.2CMOS结构

CMOS全互补型静态电路如图2-4所示，它至少由两个MOS晶体管组成，成对出现的MOS管可以构成各种与/或/非门电路。

CMOS电路结构的优点是：由于两个晶体管导通和截止的互补设计，在正常状态下总有一个晶体管截止，因此理论上的静态功耗几乎为零。图2-4CMOS全互补型静态电路2.2.3连线和连接孔

在集成电路图形版图中，除了晶体管器件外，主要的图形就是互连线。互连线包括金属线和半导体线。连线除了完成连接功能外，也可以人为地用来制作电容、电阻。当然，事物具有两重性，由互连线本身造成的分布电容和电阻常常是有害的，需要认真消除。在IC芯片的各工艺层之间采用SiO2实现绝缘；通过连接孔实现连接。连接孔有过孔和接触孔两种：过孔(Via，又称通孔)就是把SiO2清除形成一个窗口，再用金属灌孔穿透绝缘层，实现金属与金属的连接。金属与半导体之间的连接采用接触孔(Contact，又称欧姆洞)。电源线一定是采用金属线，其他信号线可以是金属，也可以是多晶硅或扩散层线。各种线都有电流额定值，不得超过。因为多晶硅和扩散线只是用来传送信号，设计时不必过多考虑。电源线则应考虑电流负荷和电迁徙问题。

1．分布电容

对于互连线，需要特别注意的问题是分布参数。连线、连接孔和晶体管都会引入寄生分布参数。其中片内的电感问题不太严重，只是在封装中影响较大。片内互连线的主要分布参数是指电容和电阻。

分布电容可粗略分为结电容和平板电容两种。由扩散区和阱或衬底之间PN结构成的电容称为PN结扩散电容。多晶硅和金属线形成平板电容(Parallel-plate)。

因为平板电容假设多晶硅和金属线为无穷大的平行板，为了考虑电场在边缘处的边界效应，增加计算边缘电容/单位周长一项，即边沿(Fringing)电容。信号线间可以构成平板电容，线和衬底之间也可以构成平板电容，其中间的绝缘层就是SiO2。当金属层数增多时，线间电容占主导地位，衬底电容次之。

金属线间电容值的数量级典型值如下：

金属1(是离半导体层最近的一层金属层)与金属2之间为

0.3fF/cm2(f(femto),飞，10-15)；

金属1与金属3之间为0.3fF/cm2。

同一层的金属之间是由侧边的“高墙”相向形成的，一般手册中给出最小间距时的电容值。当线间距x变大时，电容量以1/x的比例下降。分布电容很小，其常用计量单位为×F(×法拉)，其中×的含义和缩写为

m μ n p f a

毫 微 纳 皮 飞 阿

10-3 10-6 10-9 10-12 10-15 10-18

2．线电阻

线电阻的计算是以欧姆/方块(Ω/□)为计量单位，而不是Ω/μm2，因为1μm2的线电阻阻值与1cm2的线电阻阻值是相等的。□的个数计算方法是“长除以宽”，即L/W，它等效于串在一起的方块个数。以某0.5μm工艺为例，典型情况如下：

多晶硅的方块电阻为4Ω/□，对应的线电阻的欧姆值则为4

方块数(即L/W值)；

N+扩散区的方块电阻为2Ω/□，对应的线电阻则为2

方块数(即L/W值)；

P+扩散区的方块电阻比多晶硅大；

拐弯处的方块电阻按减半计算；

金属1、2、3的方块电阻分别为0.08、0.07、0.03Ω/□。

3．连接孔

金属1与金属2间的过孔电阻一般小于0.5Ω/□；

金属与多晶硅间的接触孔电阻一般为2.5Ω/□左右。

一般的版图电路设计可以不考虑连接孔引起的问题，但是在电流通路中应尽量避免使用过孔，因为我们希望尽量降低通路电阻值。

4．电迁徙

电迁徙(Electromigration—MetalMigration)是指在电压梯度的作用下，电子在金属线内漂移，并与金属微粒碰撞。当电流密度较大，即能量足够大时，碰撞将使金属微粒位移。

这里，定义的平均出故障时间(MTF，MeanTimetoFailure)是指由于电迁徙导致的金属线从工作到出故障时间的统计量平均值，且有经验公式

MTF∝j-neQ/kT

其中：j是金属线电流密度；n是1～3的常数；Q是金属线激活能量阈值，约为-0.5eV。简单说，电流密度越大金属线越容易坏。此外，能量阈值越大，金属线越不容易坏。

在数字电路规模不大的时候，电迁徙问题并不严重。随着设计规模的变大，要特别注意设计好电源线的宽度，以确保芯片嵌入系统后能可靠地工作而不至因电源线宽度不够导致失效。典型的MTF值应该设计成大于106小时(≥110年)。

2.3线路、版图与掩模

2.3.1IC版图对应于电子线路

在制造芯片时，用于光刻的工艺几何图形集合对应的就是电路的版图(Layout)。下面，我们进一步从版图回朔到电子线路。为了便于理解电子线路和版图间的关系，这里以二输入与非门为例给出不同的表现形式。图2-5(a)为版图，图2-5(b)为线路图，图2-5(c)为形式经过整理的线路图，图2-5(d)为电路符号。而真正的设计过程是从线路到版图。采用圆形图形将会使得制版光刻比较困难，所以版图中采用方孔作欧姆洞，其他五层的名称见图例说明。与非门也可以接成反相器用，但是与直接设计成的反相器相比，其性能是不同的。以前，我们习惯于用分离的小规模器件，例如用单独的与非门等组装成PCB板级电路。现在，这些器件已经成为ASIC芯片内某部分电路模块，占据ASIC版图中的某块面积。原先PCB级别上的宏观互连线，现在成为ASIC芯片内部的微观互连线。因此，整个一块PCB板级电路完全可以经过重新设计后装入一个新的ASIC芯片内。

版图设计中除了要考虑要正常的晶体管级设计以外，最值得注意的就是寄生分布参数(包括电容和电阻)，甚至寄生晶体管，它们是设计正常晶体管和连线的必然副产品。图2-5

与非门从版图到电子线路的对应2.3.2设计制造的纽带——掩模

作为正向ASIC设计者，首先要设计出芯片的电路图。至于版图(或者棒形图)的设计与否，有以下几种情况。

通常，ASIC设计可粗略分为全定制和半定制两大类。全定制就是全部版图由设计师给出，例如图2-5所示的版图。用户完成设计后，只要交付版图数据，如CIF格式(美国加州理工学院集成电路版图数据交换格式)的软盘、U盘或网上传送即可。

半定制有标准单元(SCBIC，StandardCellBasedIC)和门阵列(MGA，MaskedGateArray)两种。门阵列是由大量同种基本门单元组成的阵列母片。它是半定制的一种主要形式，设计、制造间主要的接口形式是电路网表。如果采用这种形式设计，设计师只需要给制造方提交网表。由制造方根据电路网表再设计金属布线用的掩模(Mask)版图形。目前，0.18μm工艺下的250万门母片仍然允许采用提交网表的形式进行设计、制造交接。

对于采用标准单元法形式完成的设计，在交付制造时可以提供网表，但最后还是要完成版图的布局布线设计。对于这种版图中的标准单元，系统集成设计师只需知道它的电性能和外部尺寸，至于每一个标准单元的内部结构可以不去过问。针对上面的不同制造接口，设计师的主要任务是完成芯片的电路设计，并完成一定的版图设计工作。接着可以由MOSIS设计制造服务部门负责将各个版图拼接为一个大的硅圆片版图。最后，由ASIC制造厂商的标准加工线根据版图的不同层，制作成许多块掩模版用于光刻和工艺加工。制造商能够用同一种工艺制造出任意多品种的IC，其要领就在于制作控制不同工艺的各种不同图形的掩模。掩模图形发生器根据版图的不同层进行掩模制作。对掩模的基本要求是：

(1)掩模版图形必须准确，无畸变。

(2)掩模版的缺陷要少。

(3)各层掩模版间必须互相套准。例如，在某种工艺下要求套刻精度≤0.1μm。

版图的作用是用来指导工艺用掩模版的制作。全定制、半定制芯片的制造都离不开掩模版的制作。全定制和标准单元半定制都需要设计师更多地参与版图设计。

2.4VLSI加工流程

2.4.1IC制造工序

以N阱CMOS工艺为例，其简化制造工序如图2-6所示。图2-6N阱工艺的制造工序目前用于生产硅集成电路的技术属于平面工艺，主要包括氧化、光刻、掺杂、金属化等工艺过程。氧化工艺用来生成SiO2氧化膜，其方法有热氧化和化学气相淀积(CVD)两种。按照IC版图制备的光刻掩模版，必须保证尺寸准确、无畸变。光刻工艺就是依据这些掩模版，借助光化学反应在SiO2、多晶硅、金属等薄膜上刻蚀出所需的图形。透过这些光刻形成的图形窗口，在后工序中将严格实施有选择地掺杂、形成互连的金属化等。掺杂工艺包括离子注入和扩散两种。离子注入是让杂质离子在强电场下加速，获得几万电子伏特以上的能量后直接轰击半导体基片以形成所需的杂质分布。扩散的一种方法是在高温扩散炉中让携带杂质的蒸汽分解并与硅反应，生成的杂质单质原子从硅表面向半导体内部扩散。金属化工艺是一种物理气相淀积(PVD)过程，主要途径是通过真空蒸发，将金属铝淀积到硅片表面上并立即合金化。可以将几类主要工序简单归纳，概括为如下四类：

(1)氧化：热氧化、CVD。

(2)光刻：SiO2、多晶、金属。

(3)掺杂：离子注入、扩散。

(4)金属化：PVD。2.4.2双阱与不同工艺

有三种按阱(Well，Tub)划分的CMOS工艺：①P衬上做N阱；②N衬上做P阱；③未掺杂的单晶衬上做P阱和N阱。目前双阱工艺最普遍，它具有较好的电特性。所谓P阱是在N型硅衬底上专门制作一块P型区域(P阱)，而N阱是在P型硅衬底上专门制作一块N型区域(N阱)，其目的是构造两种不同类型的衬底，用来实现不同类型的MOS器件，即P阱作为NMOS管的衬底，N阱作PMOS管的衬底。双阱工艺的基板可以是SOI(绝缘体上浓度可控的硅薄膜)或者在P+或N+的衬底上生成轻掺杂厚度可控的外延层，其杂质分布要均匀。在此基础上分别制作P阱和N阱，双阱的参数可以分别优化，包括P管和N管的阈值电压、体迁移率、增益均可分别优化。这样有利于得到优良的直流和瞬态特性，有效地抑制闩锁(Latch-up)效应。闩锁是由寄生参数形成的双极可控硅整流器(SCR)引起的，闩锁一旦出现，电源和地之间形同短路，致使电路无法工作，这就是电路的闩锁效应。由于空穴的迁移率比电子小，因此一般P管的宽度要比N管大。或者说在同样宽度的情况下，让N管的沟道长一点，以便能获得0、1开关速度对称的效果，让数字波形的上升时间、下降时间大致相等。

目前通用的是以大块衬底作为一个电极，称为大块CMOS工艺(BulkCMOSTechnology)，用很厚的场氧(FieldOxide)隔离和每2～5个晶体管放置一个阱结(TubTie)来缓解严重的闩锁问题。

有一点需要注意的是，版图上的尺寸在具体执行工艺时与有效尺寸是不一样的。例如N管的有效宽度可能比所画尺寸小

1μm左右，不同位置尺寸变化的具体情况还不完全一样，此处从略。目前，常见的硅栅自对准CMOS工艺已经取代了以前的金属栅工艺。硅栅采用的是多晶硅(Polysilicon)做MOS管栅极。这时硅晶体的取向不一致，使得其导电性能好，也可以用作较短的内连线。一般先采用化学气相淀积的方法制作多晶硅，再扩散自对准，这是IC工艺的一个重大进步。几年前，有的国外厂商成功地采用铜连线来取代铝连线，提高了器件的速度和性能。近年出现的CMOS晶体管新工艺，其沟道长度比0.1μm还短，性能更优良。为了减小电场效应的影响，在特征尺寸下降的同时，必须降低供电电压，例如将5V变成3.3V，当然功耗会随之明显降低。但与此同时，由于尺寸降低使得分布电容量变小，加上电压下降，这双重因素更使得动态逻辑电路工作困难，噪声问题严重。

另外，由于工艺尺寸的下降，互连线带来的一系列问题凸现。尤其是互连线延迟与门延迟相比，不再是可以忽略的因素。砷化镓的互连线影响比CMOS的还要突出，成为限制其速度提高的障碍。因此总的看来，CMOS在可以预见的将来还有很强的生命力。2.4.3CMOS工艺流程

目前普遍采用硅平面工艺，光刻是其中的关键步骤，用不同的光刻开启不同的工艺过程。使用光刻掩模版对硅圆片进行光刻的目的是，使该芯片上需要参与工艺过程的部分暴露出来，同时将其他部分遮挡起来，形成工艺窗口。光刻掩模版，是指一系列的玻璃版或铬版，上面记载有用于光刻的图形。首先，制版工艺根据设计师设计完成的集成电路版图数据，分解并生成具有工艺所需图形的一系列光刻版。在IC的制造工艺过程中，按照严格的顺序和制约关系使用这些光刻版。采用不同的光刻版并与SiO2的掩蔽特性相配合，就可以选择不同工艺过程的作用对象和范围，从而有步骤地制造出所需的器件。图2-7给出一个用来制造CMOS反相器的光刻版系列。图2-7N阱CMOS平面工艺的光刻版以N阱CMOS工艺为例，利用图2-7中一系列光刻版对硅圆片进行一系列的受控工艺过程，就可形成所需CMOS电路的实际硅印刷物理图形，包括连线图案。采用图2-7所示的光刻版系列制造出的CMOS反相器，如图2-8所示。图2-8CMOS反相器2.4.4BiCMOS工艺

CMOS作为数字电路的主导工艺，具有近乎完美的特征，包括它的噪声容限大而且对称、输入阻抗高、输出阻抗低、功耗小、跳变时增益高、集成度高等。但是它的主要障碍是速度低，尤其当负载电容较大时更是如此。

相反，双极TTL/ECL门单位面积的电流驱动能力大、开关速度高、I/O噪声低。当采用与CMOS相近工艺，并拥有相同的扇出时，其传播延迟比CMOS门要小很多。然而，单独采用双极工艺的缺点也很明显。首先它的高功耗使其难以实现大规模集成。例如一个10万门的ECL电路，在4V供电，信号摆幅为0.4V时，其功耗为60W。另外，与CMOS门相比，ECL门的直流特性不太好，它的输入阻抗低、噪声容限小。近年来，经过改进采用单一工艺——BiCMOS，已经能以可承受的成本将互补MOS晶体管和双极器件组合起来。典型的BiCMOS工艺剖面如图2-9所示。它是在类似图2-6所示工艺下经几十道工序实现的PMOS、NMOS和NPN三个晶体管的结构剖面图。图2-9BiCMOS工艺的横截面结构在同一个N外延层上可以制造PMOS管和双极NPN管，这时要注意选择好外延层的电阻率以保证两种器件都能正常工作。在外延层下面还要进行N+埋层淀积，用以降低双极器件的集电极电阻，同时也能提高抗闩锁能力。另外的P埋层则是为了改进封装密度，因为这样做之后对双极器件的集电极－集电极间距要求就可以降低，但是集电极－衬底间的电容也随之增加。

由于这种工艺可以把MOS逻辑的高密度集成和双极晶体管的大电流驱动能力相结合，它为设计者提供了更多的机会。

2.5IC测试与故障

这一节的重点是根据测试的约束条件和要求，来研究面向测试的芯片设计(DFT，DesignForTest)内容。2.5.1IC测试概述

IC的测试是设计制造环节中的重要一步。可以在划片前对硅圆片中各小芯片自动测试，将不合格的裸芯片筛选出来；也可以在封装后经过测试将不合格的芯片筛选出来。一般是从压焊块(Pad)或引脚(Pin)处加信号，也从压焊块或引脚处观察输出。ASIC的样片测试主要由设计师承担，例如在MOSIS投片就是如此。

测试就是按照给定的测试程序，在设计好的测试电路条件下，用所选的测试模板(TestPattern)对芯片加激励信号，并将实际输出信号与期望输出信号比较，从而判断芯片的好坏。为此，需要进行面向测试的设计。如果不进行全面、科学的测试，将无法确保芯片一定能够正常工作。对IC产品进行测试的目的分为以下三种。

(1)制造故障诊断。要发现制造过程中出现的各种错误，首先给定某一类故障模型，然后确认故障并判断芯片是否有问题。在某些情况下，还可以对故障进行定位。

(2)设计功能核实。通过测试，检验制造后的芯片是否实现了原设计所应有的功能。它是检验成品芯片基本合格的起码依据，要求全部芯片受检。功能核实是一种对原设计正确性的检查证实过程，它通常用有限个测试输入集合作激励，对系统和电路进行有限的检查，以确认电路是否正常工作。这里所选用的测试模板一般不是对所有输入情况的全覆盖。

(3)综合性能评估。检查该电路在各种非常规环境下的可量化性能指标，包括噪声容限、传播延迟、时钟最高工作频率、电压应变范围、温度应变范围等。有时又进一步进行静态、动态测试；或者直流、交流测试。其中，传播时延用来度量门对输入信号变化的响应速度，它是指一个信号通过该门时从输入到输出所发生的时延值。其度量标准规定为输入信号脉冲的前、后沿脉冲幅度中值到输出信号脉冲相应的前、后沿脉冲幅度中值的延迟量平均值。2.5.2故障模型与模拟

故障通常指的是制造故障。电路中按照互连关系存在大量节点，故障模型是针对节点的。芯片在制造的过程中出现的常见故障有常短接(Stuck-at-short)、常断开(Stuck-at-open)、常0(Stuck-at-0)、常1(Stuck-at-1)、某节点浮空等许多种。

常短接是指不该相连的任意两节点发生短路，例如信号线、电源线的互相连接；常断开是指互连线在某节点发生开路；常0是指某节点永远接地Gnd；常1是指某节点永远接电源VDD。为了实用化的目的，目前许多故障模拟程序基本上将模型简化为常0(Stuck-at-0，简写为sa0)、常1(Stuck-at-1，简写为sa1)两种。简化的一条论据是许多常开、常短故障可以等价成某些常0或常1故障；如果不简化，测试模板的生成和故障模拟都将非常困难。

故障模拟软件以一定的算法为依据，按设定的故障模型给出故障集合，给定一套模拟测试矢量来分析内部各节点的故障情况，并计算出采用这套矢量具有的故障覆盖百分比。

覆盖率的计算方法：将全部可检测的故障数除以电路全部节点数的2倍，因为我们已经假设每个节点规定有两种故障模型。显然，这种覆盖率总是小于1，最多等于1。故障模拟软件通常对正确电路和人为在某一节点塞入一个不同的sa0或sa1故障的许多缺陷电路实行并发运算，同时加入同样的测试模板激励，然后依次比较缺陷电路与正确电路响应的异同。如果相异，故障覆盖率的分子累计值加1，否则不变，直到将所有缺陷电路枚举完毕，就可以获得最终对应于该模板的覆盖率。一般，计算机需要运行几个小时或几天才能完成一套矢量的故障覆盖模拟。2.5.3面向测试的设计

1．可测性释义

单芯片内部门的密度日益膨胀，到了上百万门以上，专用探针测试台的探针插入内部越来越难。而芯片外引脚数终归有限(中小规模引脚数为5～20，八位处理器引脚数为40～100，大一点的VLSI引脚数高达200～600以上)，以致芯片的门数与引脚数之比值不断剧增。若内部电路不用探针，激励只能从输入引脚加入，观察点也只能从输出引脚引出。因此要设计激励信号，在激励信号的作用下，把内部元件的故障逐渐体现到输出端，让故障在输出端有所表现，这样就能抓住它并加以观察。但总有些故障不好驱赶出来。在研究芯片电路的可测性以及设计测试电路时，需要从两个方面改善可测性(Testablity)。

(1)可控性(Controllability)。对电路中的某一个节点状态，可以通过仅有的输入端口加一定的激励，就能将其状态按指定目的加以改变，称之为可控性。可控性有难易之分，在对芯片内分块、分功能测试时就尤其需要可控性。

(2)可观性(Observability)。对电路中的某一个节点状态，可以通过观察仅有的输出端口的输出加以判断而获得。可观性可以分为难、易和不可观三种，故障诊断主要关心可观性。如果一个节点的可控性难度比较大，通常表明它将花费输入端较长的激励信号矢量序列才能使该节点状态受控；如果一个节点的可观性难度比较大，通常表明需要较长的序列周期才能在输出端观察到该节点的响应值。

2．关于可测性设计

DFT又称可测性设计，通常指设计测试电路和设计测试用的输入/输出数据模板两类内容。

测试电路的设计准则是，以尽可能少的附加测试电路为代价，获得将来制造后测试时的最大化功能覆盖率和制造故障覆盖率。目的是简化测试，加速测试，提高测试的可信度。

测试模板矢量的设计准则是，选择尽可能短的测试序列，同时又拥有最大的功能覆盖率和制造故障覆盖率。能实现故障100%全覆盖的最笨的测试模板是各种激励情况全测试，但这是不现实的。例如，对有100种状态的微处理器状态机模型实现100%覆盖就极端困难。理论分析计算表明，对这种复杂度的电路，如果通过全测试实现全覆盖将花费1亿年的时间。

之所以需要特别研究测试模板的有效性，是因为：一则，测试模板通常有冗余，例如两个模板可能覆盖同一个故障；

二则，需要对模板复杂度和覆盖率进行合理折衷。例如为了在99%覆盖率的基础上再增加1%的覆盖，所增加的模板矢量将是天文数字，从而造成的代价付出是不值得的。通常不勉强一定要达到100%，提出95%～99%的故障覆盖率较为适宜。

3．测试电路设计

由于组合逻辑电路的可控性和可观性都较好，这里主要讨论针对时序电路的测试电路设计。需要从可控性和可观性两个方面的改进入手进行测试电路设计。测试电路设计分为三类。

1)自行设计专用测试电路

这一点要求较高的设计实践经验，但是效果往往较好，它没有一定的规律可循。例如，总线后面是处理器；处理器后面是存储器，以至于存储器不可测。那么在处理器和存储器之间加上适当的测试用总线选通开关，使存储器有可能直接连到总线，就改善了存储器的