模拟集成电路设计 课件 第10章 数据转换电路

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第10章

数据转换电路210.1ADC的基础知识10.2典型的ADC电路1)Parallel

ADC2)Two-stepADC3)PipelinedADC4)SAR-ADC5)IntegratingADC6)WilkinsonADC

第10章数据转换电路10.3DAC的性能与应用领域10.4典型的DAC电路

1)电阻网络DAC2)电流舵DAC3)电荷重分配DAC10.5Sigma-deltaADC魏廷存@西北工业大学3

ADC与DAC电路的功能混合信号处理系统魏廷存@西北工业大学4

ADC与DAC电路的功能在数字领域进行信号处理的优势数字信号对噪声不敏感容易实现各种复杂的算法处理，功能强大（包括各种语音/图像处理、控制算法和人工智能算法等）系统灵活性强（系统可编程、可重构）数字电路可进行自动设计和测试，设计周期短（可以利用各种先进的EDA工具和FPGA验证数字电路的功能和性能）随着制造工艺微细化，数字电路的工作电压减小、集成度和处理速度（计算能力）均提高，面积和功耗相应减小（摩尔定律带来的好处）魏廷存@西北工业大学5

10.1ADC的基础知识1.ADC的基本性能指标分辨率(Resolution)[n-bit]将输入模拟电压范围按1/2n进行等分割采样速度[sampling/sec]，[sps]，1秒钟内采样（变换）的次数消耗功率（静态功耗+动态功耗）变换误差静态误差:微分非直线性误差（DNL），积分非直线性误差（INL）动态误差:SNR，SFDR，ENOB等输入电压范围（动态范围）芯片面积，模块的版图面积（IP核）

ADC的发展趋势是：继续在采样速度、分辨率（变换精度）和功耗之间进行折中和优化。魏廷存@西北工业大学6

2.ADC的分辨率和量化误差分辨率：n-bit→量化step(Δ)=Vr/2n其中，Vr:输入电压范围(fullscalerange)

Δ

:1LSB(LeastSignificantBit)例:Vr=1.0V时的Δ：分辨率(n)Δ(1LSB)应用场合8-bit3.9mV视频10-bit0.98mV高清电视16-bit15.3μV声音，画像20-bit1.9μV信号检测

魏廷存@西北工业大学分辨率ADC的量化误差红线：无限精度(n=∞)理想ADC的转换曲线黑折线：有限精度理想ADC的转换曲线7

2.ADC的分辨率和量化误差

对于输入的模拟电压信号，其小于Δ的电压为量化误差e（当输入的模拟电压变化小于Δ时，只有一个对应的数字输出量）。魏廷存@西北工业大学量化噪声量化噪声的功率谱密度Se(f)量化噪声的功率为：

红线：无限精度理想ADC的转换曲线黑线：有限精度理想ADC的转换曲线8

2.ADC的分辨率和量化误差4-bit理想ADC的输入-输出特性魏廷存@西北工业大学输入电压范围：-Vref~+Vref9

2.ADC的分辨率和量化误差3-bit理想ADC的特性及量化误差魏廷存@西北工业大学10

当输入信号为直流或低频信号时，静态误差可以反映ADC的各种转换误差（变换精度）。ADC的主要静态误差：非直线性误差（DNL，INL）Offset误差（失调误差）Gain误差（增益误差）MissingCodes（失位/失码）

3.ADC的静态误差魏廷存@西北工业大学11

ADC的非直线性误差对于理想的ADC，输入的模拟电压每增加一个[LSB]，数字信号连续跳变一次（编码加1或减1）。但在实际的ADC中，数字信号连续跳变时所对应的模拟电压增量并不是恰好等于一个[LSB]，而是在其左右变动。微分非直线性误差（DNL:DifferentialNonlinearityError）:

数字信号连续跳变（编码加1或减1）时所对应的实际模拟电压增量(码宽)Vj与理想模拟电压增量Δ(1LSB)的差，即DNLj=(Vj-

Δ)/Δ[LSB]积分非直线性误差（INL:IntegralNonlinearityError）:微分非直线性误差DNLi的累积（积分）值，代表与理想的输入输出直线的偏离量，即

INLj=DNL0+DNL1+···+DNLj

[LSB]魏廷存@西北工业大学12

ADC的非直线性误差魏廷存@西北工业大学13

ADC的非直线性误差10-bitADC的典型例为了更充分和全面地评价DNL和INL，通常可利用“码密度法（codedensitytest）”进行仿真和测试。魏廷存@西北工业大学14Offset误差（失调误差）

实际的ADC中，当输入模拟电压为零时，输出数字电压不等于零。主要由ADC中的OPAMP或比较器的Offset电压（或电流）所引起。

ADC的Offset误差这里假定不存在非直线性误差15

ADC的Offset误差这里假定不存在非直线性误差失调误差=+0.5LSB魏廷存@西北工业大学失调误差也可能是负值16Gain误差（增益误差）对于实际的ADC，实际传输函数的斜率与理想传输函数的斜率之差称为增益误差。如下图所示，当输出数字值为最大值时，所对应的实际模拟输入电压与其理想值之间的偏差称为增益误差（Gain误差）。

ADC的Gain误差这里假定不存在非直线性误差和Offset误差。增益误差主要由ADC中的基准电压或基准电流的误差所引起。17

ADC的Gain误差这里假定不存在非直线性误差和Offset误差。魏廷存@西北工业大学18

ADC的MissingCodes（失码）实际波形理想波形主要由内部的DAC的误差所引起（DNL=-1[LSB]时发生）DNLj=(Vactual,j-

Δ)/Δ

[LSB]当Vactual,j=0时，DNLj=-1[LSB]魏廷存@西北工业大学19

当输入信号为高频或快速变化的信号时，需要考察ADC输出信号的频谱特性（反映ADC的高频特性-含寄生参数），进而分析其动态性能。

给ADC输入满幅正弦信号，然后对ADC的输出数字信号进行整数周期的FFT变换（离散快速傅里叶变换），得到ADC输出信号的频谱，并对该频谱中的基波以及各次谐波和基底噪声分量进行分析。这些谐波和噪声分量反映了变换误差（包括量化误差和电路各种非理想因素产生的误差）。另外，对于Σ-ΔADC，由于某时刻的数字输出值与前面各个时刻的采样值有关，其静态误差无意义，需要进行动态误差分析。ADC的主要动态误差：SNR：信噪比(SignaltoNoiseRatio)SFDR：无杂波动态范围(SpuriousFreeDynamicRange)THD：总谐波失真(TotalHarmonicDistortion)SNDR：信号与噪声和总谐波失真比(SignaltoNoiseandDistortionRatio)ENOB：有效位数(EffectiveNumberofBits)

4.ADC的动态误差魏廷存@西北工业大学20

ADC的动态特性误差（频域特性）ENOB:EffectiveNumberofBits(输入为满幅正弦波信号)魏廷存@西北工业大学21ENOB：有效位数（EffectiveNumberofBits）1）设输入满幅正弦信号为：x(t)=Asin(ω0t)，则其一个周期内的平均功率为：2）量化噪声的平均功率为（理想的ADC）：Pn=Δ2/123）SNR=Ps/Pn=[(Δ×2N-1)2/2]/(Δ2/12)=1.5×22N

用dB表示为：SNR(dB)=10log(Ps/Pn)=6.02N+1.76

所以，

4.ADC的动态误差2A=Δ×2N→A=Δ×2N-1

魏廷存@西北工业大学22ENOB：有效位数（EffectiveNumberofBits）4）实际的ADC中，除了量化误差外，还包括各种其它电路误差，如果将上式中的SNR替换为SNDR，此时对应的N被定义为实际ADC的有效位数（ENOB），即

4.ADC的动态误差ADC的品质因数（figureofmerit:FoM）:(J/conv.-step)每转换一次消耗的能量魏廷存@西北工业大学

由于SNDR小于SNR，因此实际ADC的有效位数（ENOB）小于其分辨率（N）。而对于理想ADC，其有效位数就等于分辨率。ENOB是评估ADC变换精度（变换误差）的一个重要参数，它是指在量化噪声、电路噪声和失真都存在的情况下，ADC实际所能达到的分辨率，是SNDR的直观表示。FoM的值越小，ADC的综合性能越好。23

4.ADC的动态误差分辨率（理想bit数）与ENOB的平均差=1.43bitsRobertH.Walden,Analog-to-DigitalConverterSurveyandAnalysis,IEEEJOURNALONSELECTEDAREASINCOMMUNICATIONS,VOL.17,NO.4,pp.539-550,APRIL1999150个ADC芯片的统计结果ENOB=[SNDR(dB)-1.76]/6.02魏廷存@西北工业大学24

5.ADC的误差仿真和测试（输入为满幅正弦波信号，通常输入正弦信号的幅度比基准电压大5%—为了保证所有的码字都被采样到

）利用码密度法分析时，为了实现随机采样（即非相关采样，以保证采样到所有的码字），要求采样频率与输入正弦信号频率之间为非整数倍关系，并需取足够多的采样点进行统计分析，例如取4096(212)个或更多的数据。ADC的静态误差仿真和测试魏廷存@西北工业大学25

ADC的动态误差仿真和测试（输入为满幅正弦信号，通常输入正弦信号的幅度比基准电压小5%

—为了保证输入的信号是完整的正弦波信号）FFT分析时，应取输出数字信号的整数个周期（实现相关采样），并取足够多的采样点，例如取4096(212)个或更多的数据。另外，应加适当的窗函数。

5.

ADC的误差仿真和测试为了实现相关采样，输入信号的频率fin、采样频率fs、采样周期数Ncycle以及采样点数Nsample之间应满足的关系，同时要求fs>2fin26

ADC的动态误差仿真和测试在ADC的动态特性分析时，通常加入正弦周期信号。由于FFT算法的前提是对无限周期信号进行频谱分析的，而采样数据是某个时间窗口内的有限数据，因此需保证采样数据窗口内的时域信号可以在整个时域内进行周期延拓（周期延拓时需保证不发生正弦信号的波形畸变）。否则，FFT算法就会发生频谱泄漏。魏廷存@西北工业大学27

ADC的静态和动态特性测试平台提供高精度电源电压和基准电压提供输入正弦信号（要求高纯度或其后加入高精度滤波器）提供高精度时钟信号检测消耗电流MatlabcodedensitytestWaveVision5（National）

FFT静态特性动态特性获取输出数字信号魏廷存@西北工业大学28ADC中常用的数字输出码

DigitalOutputCodesusedforADC魏廷存@西北工业大学29

10.2典型的ADC电路Flash(Parallel)

ADCTwo-stepADCPipelinedADC逐次逼近型ADC（SAR-ADC）

（SuccessiveApproximationRegister）IntegratingADC

以上称为Nyquist-RateADC（由于元器件失配和电路的非理想特性，分辨率被限制在10~12-bit以内）Over-SamplingADC高速，低/中等分辨率（12-bit以内）中/低速，中等分辨率，低功耗（12-bit以内）低速，高分辨率（10~24-bit）（Σ-ΔADC）魏廷存@西北工业大学30

各种ADC的分辨率与变换速度TwoStep魏廷存@西北工业大学31ParallelorFlash

ADC并行式ADC变换方式，在一个动作时钟内完成全部变换，适应于超高速ADC

(采样频率高达GHz)。缺点是管子数多，面积和功耗大。Two-step（Sub-range）ADC与并行式ADC相比，管子数和功耗大幅度减小，但需要S/H电路。PipelinedADC多级流水线结构，变换速度快，电路相对简单S/H电路（OPAMP）与级数有关管子数较少，功耗与OPAMP数有关

高速、低/中等分辨率ADC电路魏廷存@西北工业大学32

1.3-bitParallel

ADC电路所需比较器数=2n1LSB=Vr/8延迟时间小，变换速度很快，适应于超高速（数GHz）A/D变换；比较器个数多→管子数多，面积和功耗大(随分辨率按指数增长)；较大的输入电容负载（针对Vin）；适应于低分辨率，通常在8-bit以内；不需S/H电路;主要应用于高速检测系统（例如digitaloscilloscope）译码电路000001010011100101110111D2D1D0魏廷存@西北工业大学33

2.4-bitTwo-stepADC动作原理：先进行高2位的A/D变换，决定D3,D2根据高2位的变换结果，决定选用哪一组电阻串进行低2位的A/D变换，决定D1,D0高/低2位的A/D变换采用上述parallelA/D变换电路需要S/H电路（由于分两步进行变换，要求输入电压在变换期间保持不变）00011011D3D2魏廷存@西北工业大学34

Two-stepADC的特点高位A/D变换后，进行低位A/D变换；所需比较器的数目=2n1+2n2，与Parallel

ADC相比，大幅度削减了管子数和功耗以及面积（尤其当n较大时），但所需变换时间大于一个时钟周期；

例如：对于8-bit分辨率，two-step型（n1=n2=4）所需比较器为32个，而parallel型所需比较器为256个。需要S/H电路；主要应用在高速A/D变换中。魏廷存@西北工业大学

2.4-bitTwo-stepADC35

3.PipelinedADC（流水线结构）Onestage

尽管得到一个完整的输出数据需要n个时钟周期，但由于采用流水线结构，在每一个时钟周期内都可输入新的采样值，进行连续变换，即采样频率与动作时钟频率相同。因此该结构可大大提高变换速度，同时具有结构简单、面积和功耗小等优点。<15-bit<200MHz<100mWn=1or2OPAMP魏廷存@西北工业大学36

3.PipelinedADC

将每一级的输入电压（前一级的输出余量电压）减去本级DAC的输出电压后放大2倍（1-bitstage），形成所谓的余量电压后供下一级使用。每一级的输入电压幅度应相同，且不能超过允许范围(±Vref)，否则会导致“数字信号失码”现象。余量放大器输出（放大倍数=2）：1-bitstage（每一级确定1-bit有效数据）魏廷存@西北工业大学37

3.PipelinedADC1-bitstage（每一级确定1-bit有效数据）魏廷存@西北工业大学余量电压绝对值最大（负值）余量电压绝对值最大（正值）对于不同的输入电压，其余量电压也不同余量电压为0第1级38

3.PipelinedADC2-bitstage（每一级确定2-bit有效数据）10-bitPipelinedADC的一次转换过程

(余量电压)级间余量电压放大倍数=22=4Dout=1011010100魏廷存@西北工业大学39

3.PipelinedADC流水线结构的变换和动作时序采样阶段，比较器也同时动作，产生本级的变换结果，并通过DAC电路产生本级的VDAC电压。魏廷存@西北工业大学401-bit子级流水线结构的输出数据移位和对齐（数字校正）魏廷存@西北工业大学1-bitstage

3.PipelinedADC41X1）采样阶段（开关1闭合）：

两个电容Cs和Cf处于并联状态，采样输入电压（前一级的输出电压）Vres(i)。

此时，OPA处于空闲状态。具体电路实现（开关电容电路）：可实现输入电压与DAC输出电压的相减，并将该余量电压放大。1-bitstage采样阶段，比较器也同时动作，产生本级的变换结果，并通过DAC电路产生本级的VDAC电压。OPAOPA魏廷存@西北工业大学

3.PipelinedADC422）放大阶段（开关2闭合）：形成增益为Cs/Cf的反相放大器XX点的电荷守恒原理:[0-Vres(i)](Cs+Cf)=[0-Vres(i+1)]Cf+(0-VDAC)CsVres(i+1)=2Vres(i)-VDAC=2[Vres(i)-VDAC/2]Vx≈01-bitstageOPAOPA魏廷存@西北工业大学

3.PipelinedADC43

1.5-bitstage

PipelinedADC魏廷存@西北工业大学前面讨论的1-bit子级和2-bit子级，假定子级内部的电路模块（Sub-ADC和余量放大器等）均是理想的，即它们不存在失调电压，且余量放大器的增益也是理想值。此种情况下，每一级的输入电压范围均相同，即余量放大器的输出电压满足：-Vref≤Vres≤+Vref。但是，在实际的电路中，由于存在各种非理想因素，可能使得余量放大器的输出电压超出上述允许范围（±Vref）。当余量电压超出±Vref时，下一级的Sub-ADC无法进行正确转换，此时，Sub-ADC将维持±Vref所对应的数字码不变，即输出被钳位，从而导致“数字失码”现象。44

1.5-bitstage

PipelinedADC魏廷存@西北工业大学失调电压导致的余量放大器的输出电压偏离理想值45

1.5-bitstage

PipelinedADC魏廷存@西北工业大学

为了消除电路非理想因素导致的上述余量电压溢出现象，可以减小余量放大器的电压增益。通常将余量放大器的电压增益减小为原来的一半，理论上这个增益缩减是任意的，只要保证各个子级的最大输入电压范围均相同、且不超出±Vref即可。2-bit子级与1.5-bit子级的余量放大器传输曲线数字校正时需要同时完成加法和减法运算2-bit子级1.5-bit子级向右平移Vref/4去掉第4个输出数字码（11）46

1.5-bitstage

PipelinedADC魏廷存@西北工业大学Sub-ADC仅输出3个数字码（00，01，10），其有效分辨率为log2(3)=1.589，因此，被称为1.5-bit子级。在1.5-bit子级中引入了0.5-bit冗余位，即其有效分辨率（1.5-bit）小于名义分辨率（2-bit），为此，最终输出时需要对1.5-bit子级的输出数字码进行数字校正。

对于1.5-bit子级，即使Sub-ADC的比较器中具有较大的失调电压（小于±Vref/4），余量电压也不会超过±Vref。这极大地减缓了对比较器和运算放大器的失调电压要求。47

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级的余量电压的传输曲线48

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级电路的实例电路的工作分为采样-变换和余量电压放大两个阶段。49

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级电路的实例

在采样-变换阶段，开关的接法如上图所示，此时两个电容Cs和Cf并联接在Vres(i)和地之间，采样输入电压Vres(i)（前一级的输出电压），而余量放大器（OPAMP）此时处于空闲状态。同时，Sub-ADC和DAC模块均工作，产生本级的数字变换结果（Di1Di0）以及VDAC电压。

50

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级电路的实例

在余量电压放大阶段，开关S1断开，开关S2和S3的接法与上图所示接法相反，此时形成电压增益为Cs/Cf的反相比例放大器。由于X点的电荷守恒，可得：如果令Cs=Cf，则可求得余量电压放大器的电压传输特性为：而DAC的输出电压VDAC为：

51

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级电路的实例综合以上各式可得：注意，这里用Vin表示Vres(i)52

1.5-bitstage

PipelinedADC魏廷存@西北工业大学1.5-bit子级流水线ADC的数字校正方法

对于1.5-bit子级流水线ADC，由于在每一级中都引入了0.5-bit冗余位，在数字校正时，不仅要将各子级的输出数字码在时序上对齐，还需要消除冗余位的影响。

参照下页。数字校正电路由延时电路和冗余位消除电路组成。首先利用延时电路（D-FF）将各子级的输出数字码在时序上对齐，然后利用冗余位消除电路消除各个子级的冗余位，最后可得到校正后的6-bit输出数字码D5~D0。注意，由于最后1级（stage5）不需要进行余量电压放大，该子级为2-bit子级。53

1.5-bitstage

PipelinedADC1.5-bit子级、5级6-bit流水线ADC的数字校正电路HA（HalfAdder）FA（FullAdder）54

1.5-bitstage

PipelinedADC1.5-bit子级、5级6-bit流水线ADC的数字校正算法55

1.5-bitstage

PipelinedADC1.5-bit子级流水线ADC的数字校正方法（a）1.5-bit子级3级流水线

（b）2-bit子级2级流水线这里以1.5-bit子级、3级4-bit流水线ADC为例，说明其数字校正的原理56

1.5-bitstage

PipelinedADC1.5-bit子级流水线ADC的数字校正方法Vin1=-(9/16)VrefVin2=(3/32)VrefVin3=(22/32)Vref57

1.5-bitstage

PipelinedADC1.5-bit子级流水线ADC的数字校正方法

Vin1=-(9/16)Vref58

1.5-bitstage

PipelinedADC1.5-bit子级流水线ADC的数字校正方法输入电压Vin2-bit子级流水线ADC的变换结果1.5-bit子级的变换结果（校正前）1.5-bit子级的变换结果（校正后-错位相加）Vin1=-(9/16)VrefD3D2D1D0=0011D11D10=00D21D20=01D31D30=010001+01

0011Vin2=(3/32)VrefD3D2D1D0=1000D11D10=01D21D20=01D31D30=100101+10

1000Vin3=(22/32)VrefD3D2D1D0=1101D11D10=10D21D20=10D31D30=011010+01

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1.5-bitstage

PipelinedADC1.5-bit子级流水线ADC的数字校正方法

按照同样的方法，可以推导出上图中的输入电压Vin2和Vin3对应的变换结果，如上表所示（请自己练习推导）。由上表可知，对于1.5-bit子级流水线ADC，只要将其相邻子级的输出数字码进行错位相加（该过程称为数字校正），即可得到与2-bit子级流水线ADC完全相同的变换结果。

因此，对于1.5-bit子级流水线ADC，假定各子级的输出数字码在时序上已经对齐，在进行数字校正时，只需将相邻子级的输出数字码进行错位相加即可。PipelinedADC的其它技术—流水线逐次逼近ADC10-bit流水线逐次逼近ADC的电路实例

通过将流水线ADC与逐次逼近ADC相结合，可形成流水线逐次逼近ADC。在这种ADC中，各子级电路用逐次逼近ADC实现，其余与上述流水线ADC相同。上图为10-bit有效位流水线逐次逼近ADC的电路实例，该电路采用三级流水线结构，每一级电路的分辨率为4-bit，级间余量电压放大器的增益为23=8（增益缩减的目的是防止余量电压发生溢出）。这种结构充分利用了流水线和逐次逼近ADC各自的优点，具有采样速度快、分辨率高、功耗小以及电路容易实现的特点。614.SuccessiveApproximationRegister-ADC逐次逼近型ADC:SAR-ADCVDA（SAR:SuccessiveApproximationRegister）n-bitDAC是SAR-ADC的核心电路！！魏廷存@西北工业大学62

SAR-ADC的动作原理

从最高位开始，依次决定各bit的值对于N-bit的分辨率，完成一次变换（或采样）所需时间为N个时钟周期电路结构简单，低功耗，小面积需要内置D/A变换电路可以输出串行数据，便于远距离传输（单线结构）寄存器初始赋值寄存器初始赋值天平称重原理63

SAR-ADC中的DAC电路结构Binary-weightedCDAC（二进制加权电容结构）CDAC+RDAC（电容电阻混合结构）Split-CDAC（采用桥电容的分段电容结构）DAC电路是SAR-ADC的核心！！魏廷存@西北工业大学64

4.1二进制加权电容结构DAC魏廷存@西北工业大学4-bit

主要由二进制加权电容阵列（C~8C）、开关阵列（S0~S3）和比较器（CMP）构成。开关阵列中的开关切换受数字控制逻辑电路的控制。另外，CC是补偿电容，SC是其控制开关，SS是接地开关。该DAC的工作过程可分为三步：采样、保持和电荷再分配。65魏廷存@西北工业大学采样阶段

在电容的上极板X节点处，存储了与输入信号Vin成正比的电荷QX=-16CVin，从而完成了对输入电压的采样。

4.1二进制加权电容结构DAC

采样阶段：所有电容的下极板接输入信号Vin、上极板接地。66魏廷存@西北工业大学保持阶段根据电荷守恒原理（不考虑电荷泄露问题），节点X处的电荷应与采样阶段相同，即QX

=-16CVin=16CVX，此时节点X处的电压就变为VX

=-Vin。

4.1二进制加权电容结构DAC

保持阶段：所有电容的下极板接地、上极板接VX。67魏廷存@西北工业大学电荷再分配阶段（变换阶段）

根据SAR寄存器中的数据（D3~D0），分别控制开关S3~S0的接法，若数据Di=1，则将对应的电容下极板接VREF，若Di=0，则将其接地。

4.1二进制加权电容结构DAC

变换阶段：所有电容的上极板接VX、下极板依据Di的值接VREF或接地。68电荷再分配阶段（变换阶段）CH+CL=16C

QX=-16CVinVX=VDAC-Vin

4.1二进制加权电容结构DAC69电荷再分配阶段（变换阶段）VX=VDAC-Vin

由于比较器的输入信号为VX和0，比较器实质上是比较输入电压Vin和VDAC的大小。例如，当确定最高位时，初始设置D3=1、D2=D1=D0=0，由上式可求得VDAC=VREF/2，如果Vin<VREF/2，则VX>0，此时比较器输出低电平，应将D3置为0；相反，如果Vin>VREF/2，则VX<0，此时比较器输出高电平，应保持D3=1不变。按照此逐次逼近算法方法，可依次确定其它位（D2，D1，D0）的值。

4.1二进制加权电容结构DAC70上述过程依次按照D4

→D3

→D2

→D1的顺序逐位进行，直到得到所有数字信号为止；在这种电荷再分配式ADC中，输入电压Vin与一系列逐渐变小的基准电压的部分值（Vref/2n）相比较；这种运算可以一直进行下去，直到Vref/2n变得比比较器的失调电压还要小，或者比最小电容C的失配误差还要小。这些误差限制了这种ADC的分辨率；这种ADC的变换速度受到比较器的动作速度以及开关的RC时间常数限制。魏廷存@西北工业大学电荷再分配阶段（变换阶段）

4.1二进制加权电容结构DAC71b1=b3=1b2=b4=0魏廷存@西北工业大学电荷再分配阶段（变换阶段）

4.1二进制加权电容结构DAC72魏廷存@西北工业大学二进制加权电容结构DAC的缺点

二进制加权电容结构DAC，共需要N+1个电容，其最大电容为(2N-1C)，最小电容为C。当ADC的分辨率N增加时，所需的电容数以及最大电容值都急剧增加。这将增加集成电路的设计难度，这是因为，实现大电容需要占用较大的芯片面积，同时电容值相差越大，电容之间的匹配精度越差。为了克服以上问题，提出了电容电阻混合结构DAC。

4.1二进制加权电容结构DAC73

4.2电容电阻混合结构DACC–Rcombinationbasedapproach（CDAC+RDAC）魏廷存@西北工业大学8-bit

高4-bit（D[7:4]）采用二进制加权电容DAC、低4-bit（D[3:0]）采用电阻分压DAC。可以减少电容的数目以及电容匹配复杂度，但电阻串中有静态电流（功耗）。工作过程也分为三步：采样、保持和电荷再分配。74

4.2电容电阻混合结构DAC魏廷存@西北工业大学8-bit

采样阶段75

4.2电容电阻混合结构DAC魏廷存@西北工业大学8-bit根据电荷守恒原理，节点X处的电荷应与采样阶段相同，即QX=-16CVin=16CVX，此时节点X处的电压就变为VX=-Vin。保持阶段76

4.2电容电阻混合结构DAC魏廷存@西北工业大学8-bit首先，从高位到低位依次决定高4-bit：D7~D4。在此期间，VK始终接地（K0闭合），按照前述逐次逼近算法可依次得到高4-bit的变换结果。变换阶段77

4.2电容电阻混合结构DAC魏廷存@西北工业大学8-bit然后，决定低4-bit：D3~D0。在决定低4-bit时，高4-bit的值保持不变。在图中，利用电阻串分压电路将基准电压VREF等分为16个子基准电压，再通过4-16译码电路，将D3~D0所对应的子基准电压VK连接到电容C，从而可依次确定低4-bit的数字码。变换阶段78

4.2电容电阻混合结构DAC魏廷存@西北工业大学

显然，VX=VDAC-Vin。因此，利用比较器甄别输入电压Vin和VDAC的大小，即可依次决定各位（D7~D0）的值。79

4.3采用桥电容的分段电容结构DACSplit-CDAC

采用分段电容DAC结构，可显著减小DAC中的静态功耗（无电阻串分压电路）。另外，由于电容值的分布减小，不仅可提高电容值的匹配精度，而且可减小电容的充放电电流和充放电时间，有利于减小功耗和提高转换速度。该DAC的工作过程也分为三步：采样、保持和电荷再分配。12-bit魏廷存@西北工业大学桥电容80

4.3采用桥电容的分段电容结构DAC

魏廷存@西北工业大学81

4.3采用桥电容的分段电容结构DAC保持阶段。将开关SS断开，并将所有电容（Cb除外）的下极板均接地。根据电荷守恒原理，节点X处的电荷应与采样阶段相同，即QX=-64CVin=64CVX，此时节点X处的电压就变为VX=-Vin。魏廷存@西北工业大学82

4.3采用桥电容的分段电容结构DAC

魏廷存@西北工业大学转换阶段的等效电路83

4.3采用桥电容的分段电容结构DAC魏廷存@西北工业大学转换阶段的戴维南等效电路

84复位信号积分型ADC的数据转换过程分为2个阶段，即积分电容C的充电阶段和放电阶段，这种结构也称为双斜坡（Dual-slop）积分结构。在积分电容的充电阶段，积分器的输入端接到输入模拟电压（-Vin），且复位开关S2打开。此时，积分器的输出电压Vx从0开始直线上升，假定充电阶段的时长为T1，则充电阶段结束时，Vx的值为：

5.IntegratingADC（积分式ADC）85

IntegratingADC

在积分电容的放电阶段，积分器的输入端接到基准电压（VREF），复位开关S2仍然处于打开状态。此时，积分器的输出电压Vx从Vx(T1)开始直线下降，其下降斜率为常数（-VREF/RC），与输入电压的大小无关。与此同时，逻辑控制电路中的计数器（Counter）开始计数，当Vx下降到0时，比较器的输出信号发生翻转，控制计数器停止计数，放电阶段结束。假定放电阶段的时长为T2，则

假设计数器的时钟信号（Clock）的频率为fclk（Tclk=1/fclk），将充电阶段的时长T1设定为固定值，即T1=2N×Tclk，其中N为ADC的分辨率。如果放电阶段的时长T2=k×Tclk，则由上式可得：k即为ADC的数字输出结果。86

IntegratingADC魏廷存@西北工业大学在积分型ADC中，输入电压越大，充电阶段结束时积分器的输出电压越高，则放电阶段所需的时间就越长。另外，为了使积分器能够进行正、反两个方向的积分，要求加到积分器的基准电压和待转换模拟电压的极性相反。当一个模拟输入电压的转换结束后，将复位开关S2闭合，直到下一个新的数据转换开始。沙漏87

IntegratingADC魏廷存@西北工业大学积分型ADC的优点是：高分辨率（可达20-bit以上）、高线性度、电路简单易于实现、以及低功耗。缺点是:数据转换速度很低。当Vin=VREF时转换速度最低，此时需要的转换时间为2T1=2N+1×Tclk，即需要2N+1个时钟信号周期。例如，如果分辨率N=16-bit，时钟信号的频率为1MHz（Tclk=10-6s），则完成一次数据转换过程需要131ms。因此，积分型ADC不适用于高速信号处理的场合，通常用于直流电压的检测和转换，例如数字万用表等需要高精度测量的仪表以及CMOS图像传感器（CIS）等领域。88

6.威尔金森ADC（WilkinsonADC）魏廷存@西北工业大学

由斜坡电压生成器（积分器）、比较器、计数器和寄存器组成。工作周期分为数据转换阶段和复位阶段。89

6.威尔金森ADC（WilkinsonADC）魏廷存@西北工业大学当复位开关S断开时，进入数据转换阶段，此时斜坡电压生成器的输出电压Vramp直线上升，与此同时，计数器（Counter）开始计数。当斜坡电压Vramp超过输入电压Vin时，比较器的输出信号Hit发生向上跳变，控制计数器停止计数，同时将计数器的数据存入到寄存器（Register）中。至此，即完成了对一个输入模拟电压的转换。接着，进入复位阶段，此时将复位开关S闭合，电容开始放电，Vramp电压直线下降，当Vramp<Vin时，比较器的输出信号Hit发生向下跳变（复位），最后当Vramp电压下降到0时，复位周期结束。威尔金森ADC的分辨率与工作时钟Clk的频率fclk有关，时钟频率fclk越高（时钟周期Tclk越小），ADC的分辨率越高。90

6.威尔金森ADC（WilkinsonADC）魏廷存@西北工业大学91

6.威尔金森ADC（WilkinsonADC）魏廷存@西北工业大学威尔金森ADC具有电路结构简单、功耗小和易于实现多通道扩展的优点。对于多通道模拟输入系统，斜坡电压生成器和计数器可以被所有通道共用，每个通道只需包含一个比较器和寄存器即可。威尔金森ADC的转换速度与输入信号的大小以及时钟频率fclk有关，属于低速ADC。92语音信号处理系统

声音→ADC→DSP→

DAC

→声音液晶等图像显示驱动系统

数字图像信号→显示用驱动模拟信号其它：机械运动（步进电机）等ADC

（例如流水线ADC、SAR-ADC等）中实现初步的变换结果在混合信号集成电路中，实现可调节基准电压（可编程调节电路）。例如，比较器的阈值电压调节、ADC的基准电压调节。

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的应用领域93

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的性能指标DAC的功能是将输入的N-bit数字信号转换为相应的模拟电压信号，其性能参数包括分辨率、转换速度、变换误差（变换精度）、输出电压范围、功耗以及电路面积等。

对于分辨率为N-bit的DAC，其模拟输出电压Vout与数字输入数据之间的关系可表示为：

其中，VREF为基准电压（最大输出电压），DN，DN-1，…，D1为N-bit数字输入数据（DN为MSB，D1为LSB）。显然，基准电压VREF被等分成了2𝑁份，即模拟输出电压的最小变化量为𝑉𝑅𝐸𝐹/2𝑁，DAC的LSB电压定义为：

94

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的性能指标理想3-bitDAC的转换曲线95

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的性能指标DAC的转换速度：每秒钟内DAC转换的次数，其单位通常用Sampling/sec(S/s)或sps（samplingpersecond）表示。DAC的转换速度是由其建立时间决定的。当输入的N-bit数字信号由全0突然跳变为全1时，输出电压最终稳定在VREF±0.5LSB范围内所需的时间称为建立时间，它是DAC的最大响应时间，所以可用它衡量转换速度的快慢。

对于实际的DAC，由于受到电路中各种非理想因素的影响，其输入-输出特性偏离理想曲线，转换精度达不到1LSB，即实际DAC的有效位数小于分辨率N-bit。96

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的静态误差DAC的静态误差主要评价DAC的实际特性偏离理想值的程度。静态误差包括微分非线性误差、积分非线性误差、失调误差和增益误差。

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10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的INL

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10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的失调误差2）失调误差：失调误差（offseterror）指的是，输入数字信号为0时实际输出模拟电压与其理想值之间的差值。对于理想的DAC，失调误差为零。99

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的增益误差2）增益误差：DAC的增益误差（gainerror）指的是，当失调误差被校准后，输入数字信号为最大值时，实际输出模拟电压与其理想值之间的差值。对于理想的DAC，增益误差为零。100

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的动态误差

DAC的动态误差主要是基于输出信号的频谱特性评价DAC的转换精度。动态误差包括信噪比、无杂散动态范围、总谐波失真、信号与噪声和总谐波失真比以及有效位数等。101

10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的动态误差

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10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的动态误差

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10.3DAC的应用与性能指标魏廷存@西北工业大学DAC的动态误差

4.信号与噪声和总谐波失真比（SNDR）信号与噪声和总谐波失真比（SNDR）是在SNR的基础上，考虑了输出信号中所有高次谐波分量的功率。SNDR是信号功率与噪声基底功率和所有高次谐波分量功率之和的比值：104电阻型DAC：梯形电阻网络DAC（ResistorString）二进制加权电阻网络DACR-2R梯形电阻网络DAC电流源型