《电工电子技术》课件-第13章

第13章组合逻辑电路与时序逻辑电路13.1组合逻辑电路的分析与设计方法

13.2常用组合逻辑电路的分析

13.3基本RS触发器、时钟控制触发器介绍

13.4寄存器13.5二进制计数器的组成与分析13.6555定时器

本章小结习题与思考题

13.1组合逻辑电路的分析与设计方法

组合逻辑电路的分析是指根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。组合逻辑电路的分析通常采用代数法，一般按照以下步骤进行：

(1)根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出输出端的逻辑函数表达式；

(2)由输出函数表达式，列出它的真值表；

(3)从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。

例13-1分析图13-1所示的组合逻辑电路。

解

(1)根据与非门的逻辑关系，写出各输出端表达式。图13-1组合逻辑电路

(2)列真值表。

(3)归纳逻辑功能。从真值表上可以看出，当A、B同时为“0”或者同时为“1”时，结果为“0”；否则，结果为“1”，所以该电路为异或逻辑电路。13.2常用组合逻辑电路的分析13.2.1加法器

1.半加器

(1)只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。如在第i位的两个加数Ai和Bi相加，它除产生本位和数Si之外，还有一个向高位的进位数。因此，输入信号：加数Ai，被加数Bi

输出信号：本位和数Si，向高位的进位Ci

表13-1半加器真值表

(2)根据二进制加法原则(逢二进一)，得真值表如表13-1所示。

(3)输出逻辑函数式为

(4)逻辑电路由一个异或门和一个与门组成，如图13-2(a)所示。

(5)逻辑符号如图13-2(b)所示。图13-2半加器的逻辑电路和符号

2.全加器

(1)不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。如在第i位二进制数相加时，被加数、加数和来自低位的进位数分别为Ai、Bi、Ci-1，输出本位和及向相邻高位的进位数为Si、Ci。因此，输入信号：加数Ai、被加数Bi、来自低位的进位Ci-1

输出信号：本位和数Si，向高位的进位Ci

(2)真值表如表13-2所示。表13-2全加器真值表

(3)由真值表列出输出逻辑函数表达式并化简，得据此可求得Si和Ci的输出逻辑函数表达式(与或非式)为

(4)逻辑图如图13-3(a)所示。

(5)逻辑符号如图13-3(b)所示。图13-3全加器及其逻辑符号13.2.2编码器

编码是指用代码表示特定对象的过程，例如商品条形码、键盘编码器。编码器则是指实现编码的逻辑电路。二进制编码原则：用n位二进制代码可以表示2n个信号，在对N个信号编码时，应由2n≥N来确定编码位数n。

1.二进制编码器

(1)二进制编码器：用n位二进制代码对2n个信号进行编码的电路。

(2)电路图：图13-4所示为三位二进制编码器。输入：I0～I7为8个需要编码的信号输出：Y2、Y1、Y0为三位二进制代码由于该编码器有8个输入端，3个输出端，故称8—3线编码器。图13-4三位二进制编码器

(3)输出逻辑函数。编码器在任何时刻只能对一个输入信号进行编码，不允许有两个或两个以上的输入信号同时请求编码，否则输出编码会发生混乱。这就是说，I0、I1、…、I7这8个编码信号是相互排斥的。在I1～I7为0时，输出就是I0的编码，故I0未画。(4)真值表如表13-3所示。

5)分析。输入信号为高电平有效(有效：表示有编码请求)；输出代码编为原码(对应自然二进制数)。表13-38线—3线编码器真值表

2.二—十进制编码器

人们习惯用十进制，而数字电路只识别二进制，所以需要相互转换。

(1)二—十进制编码器：将0～9十个十进制数转换为二进制代码的电路。

(2)逻辑电路图如图13-5所示。需要编码的10个输入信号：I0～I9

输出4位二进制代码：Y3、Y2、Y1、Y0

(3)输出逻辑函数。图13-5二—十进制编码器

(4)真值表如表13-4所示。表13-4二—十进制编码器真值表13.2.3译码器

译码是编码的逆过程，是指将表示特定意义信息的二进制代码翻译出来。实现译码功能的电路称为译码器。二进制译码原则是用n位二进制代码表示2n个信号，对n位代码译码时，应由2n≥N来确定译码信号位数N。

1.二进制译码器

功能：将输入二进制代码译成相应输出信号的电路。

MSI译码器CT74LS138有3个输入端、8个输出端，因此，又称3线—8线译码器。

(1)逻辑图如图13-6所示。图13-63线—8线译码器74LS138逻辑图输入端：A2、A1、A0为二进制代码；输出端：~，低电平有效；使能端：STA(高电平有效)、(低电平有效)和(低电平有效)，且

(2)真值表如表13-5所示。

(3)逻辑功能：①当STA＝0或+

=1时，EN＝0，译码器禁止译码，输出~都为高电平1。②当STA＝1且+

=0时，EN＝1，译码器工作，输出低电平0有效。表13-53线—8线译码器74LS138真值表这时，译码器输出~由输入二进制代码决定，输出逻辑函数式为二进制译码器的输出将输入二进制代码的各种状态都译出来了。因此，二进制译码器又称全译码器，它的输出提供了输入变量的全部最小项。

2.二—十进制译码器

功能：将4位BCD码的十组代码翻译成0～9十个对应输出信号的电路。由于它有4个输入端，10个输出端，所以，又称4线—10线译码器(CT74LS42)。

(1)逻辑图如图13-7所示。输入端：A3、A2、A1、A0为4位8421BCD码输出端：~，低电平有效

(2)真值表如表13-6所示(代码1010～1111没有使用，称做伪码)。图13-74线—10线译码器逻辑电路表13-64线—10线译码器真值表

(3)逻辑函数式：由式可知，当输入伪码1010～1111时，输出~都为高电平1，不会出现低电平0。因此，译码器不会产生错误译码。

例13-2

试用译码器和门电路实现逻辑函数：

解

(1)根据逻辑函数选用译码器。由于逻辑函数Y中有A、B、C三个变量，故应选用3线—8线译码器CT74LS138。其输出为低电平有效，故选用与非门。(2)写出标准与或表达式为

(3)将逻辑函数Y和CT74LS138的输出表达式进行比较。设A＝A2、B＝A1、C＝A0，比较得

(4)画出的逻辑电路图如图13-8所示。图13-8例13-2图13.3基本RS触发器、时钟控制触发器介绍

利用集成门电路可以组成具有记忆功能的触发器。触发器是一种具有两种稳定状态的电路，可以分别代表二进制数码“1”或“0”。当外加触发信号时，触发器能从一种状态翻转到另一种状态，即它能按逻辑功能在1、0两数码之间变化。因此，触发器是储存数字信号的基本单元电路，是各种时序电路的基础。目前，触发器大多采用集成电路产品。按逻辑功能的不同，触发器有RS触发器、JK触发器和D触发器等。13.3.1基本RS触发器图13-9是基本RS触发器的逻辑图和逻辑符号。它由两个与非门交叉连接而成，R、S是输入端，Q、是输出端。在正常条件下，若Q=1，则=0，称触发器处于“1”态；若Q=0，则=1，称触发器处于“0”态；输入端R称为置“0”端，S称为置“1”端。下面分析输入与输出的逻辑关系。

(1)S=1，R=0。当R=0时，与非门A的输出为1，即=1。由于S=1，与非门B的两个输入端全为1，所以B门的输出为0，即Q=0。若触发器原来处于“0”态，在S=1，R=0信号作用下，则触发器仍保持“0”态；若原来处于“1”态，则触发器就会由“1”状态翻转为“0状态。图13-9基本RS触发器的逻辑图和逻辑符号

(2)S=0，R=1。设触发器的初始状态为0，则Q=0，=1。由于S=0，B门有一个输入为0，其输出Q则为1，而A门的输入全为1，其输出则为0。因此，触发器由“0”状态翻转为“1”状态。若它的初始状态为1态，则触发器仍保持“1”状态不变。

(3)S=1，R=1。在S=1、R=1时，若触发器原来处于“0”态，即Q=0，

=1，此时B门的两个输入端都是1，输出Q=0，A门有一个输入为0，输出=1，触发器的状态不变。若触发器原来处于“1”状态，即Q=1、=0，此时，A门输出为0，即=0，B门输出为1，即Q=1，触发器的状态也不变。可见，S=1，R=1触发器保持原有状态，这体现了触发器的记忆功能。

(4)S=0，R=0。

R、S全为0时，A、B两门都有0输入端，则它们的输出Q、全为1，这时，不符合Q与相反的逻辑状态。当R和S同时由0变为1后，触发器的状态不能确定，这种情况在使用中应避免出现。综上所述，可列出基本RS触发器的逻辑状态表，如表13-7所示。从上述分析可知，基本RS触发器有两个状态，它可以直接置位或复位，并具有存储和记忆功能。表13-7基本RS触发器的状态表13.3.2同步RS触发器

图13-10(a)是同步RS触发器的逻辑电路图，图13-10(b)是其逻辑符号图。其中，与非门A和B构成基本RS触发器，与非门C、D构成导引电路，通过它把输入信号引导到基本触发器上。RD、SD是直接复位、直接置位端。只要在RD或SD上直接加上一个低电平信号，就可以使触发器处于预先规定的“0”状态或“1”状态。另外，RD、SD在不使用时应置高电平。CP是时钟脉冲输入端，时钟脉冲来到之前，即CP=0时，无论R和S端的电平如何变化，C门、D门的输出均为1，基本触发器保持原状态不变。在时钟脉冲来到之后，即CP=1时，触发器才按R、S端的输入状态决定其输出状态。时钟脉冲过去之后，输出状态保持时钟脉冲为高电平时的状态不变。图13-10同步RS触发器的逻辑电路图在时钟脉冲来到之后，CP变为1，R和S的状态开始起作用，其工作状态如下所述。

(1)S=1，R=0。由于S=1，当时钟脉冲来到时，CP=1，C门输出为0。若触发器原来处于“0”态，即Q=0、=1，则A门输出转变为Q=1。因为R=0，D门输出为1，B门输入全为1，则输出变为

=0。若触发器原来处于“1”状态，即Q=1、=0，则A门输出为Q=1。因为R=0，D门输出为1，B门输入全为1，则输出为=0。结论，当S=1，R=0时，不管触发器原来处于何种状态，在CP到来后触发器处于“1”状态。

(2)S=0，R=1。由于R=1，时钟脉冲来到之后，CP=1，D门输入全为1，则D门输出为0，不管触发器原来处于何种状态，=1。由于A门输入全为1，所以Q=0。

(3)R=0，S=0。由于R=0、S=0，则C门、D门均输出为1，所以触发器的状态不会改变。

(4)S=1，R=1。当时钟脉冲到来之后，CP=1，则C门与D门输出都为0，A门与B门输出为1，即Q=

=1，破坏了Q与的逻辑关系，当输入信号消失后，触发器的状态不能确定，因而实际使用中应避免出现此情况。图13-11是同步RS触发器的工作波形，表13-8是其逻辑状态表。表中Qn+1表示脉冲到来之后的状态，Qn表示现态。由图13-11可知，触发器状态随R、S及CP脉冲而变化，在时钟脉冲CP作用期间，即CP=1期间，R和S不能同时为1；若R、S的状态连续发生变化，则触发器的状态亦随之发生变化，即出现了在一个计数脉冲作用下，可能引起触发器一次或多次翻转，产生了“空翻”现象。因此，同步RS触发器不能作为计数器使用。图13-11同步RS触发器时序图表13-8同步RS触发器逻辑状态表

13.3.3JK触发器

图13-12(a)是JK触发器的逻辑电路图，图13-12(b)是其逻辑符号。它由两个同步RS触发器组成，前级为主触发器，后级为从触发器，、是直接置位、复位端(平时应处于高电平)，J、K为控制输入端，时钟脉冲经过反相器加到从触发器上，从而形成两个互补的时钟控制信号。时钟脉冲作用期间，CP=1，=0，从触发器被封锁，保持原状态，Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和J、K输入端的状态。图13-12JK触发器时钟脉冲作用期间，CP=1，=0，从触发器被封锁，保持原状态，Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和J、K输入端的状态。当时钟脉冲过去后，CP=0，=1，主触发器被封锁，从触发器导引门畅通，将主触发器的状态移入从触发器中。其工作过程如下：

(1)J=1，K=1。设时钟脉冲到来之前，即CP=0，触发器的初始状态为“0”，这时主触发器的S=

=1，R=Q=0，当时钟脉冲到来之后，即CP=1时，由于主触发器的J=1和R=0，故翻转为“1”态。当CP从1下跳为0时，由于从触发器S=1和R=0，它也翻转为“1”态。反之，设主触发器的J=0和R=1，当CP=1时，它翻转为“0”态。当CP下跳为0时，从触发器也翻转为“0”态。

(2)J=0，K=0。设触发器的初始状态为“0”态。当主触发器CP=1时，由于主触发器的J=0和R=0，它的状态保持不变，当CP下跳时，由于从触发器的S=0和R=1，也保持原状态不变；如果初始状态为1，也保持原状态不变。

(3)J=0，K=1。设触发器的初始状态为“1”，当时钟脉冲上升沿来到之后，主触发器Q=0，=1，所以，在CP=1期间，主触发器被置为0。由于=0，从触发器被封锁，主触发器的0态被暂存起来，当时钟脉冲下跳后，CP=0，主触发器被封锁，而

=1，从触发器打开，其输出与主触发器一致。若触发器的初始状态为0，由同样的分析可知，在时钟脉冲作用后，触发器的状态仍为0。可见，不论触发器原来的状态如何，当J=0，K=1时，总是使触发器置0。

(4)J=1，K=0。同样分析可得(读者可自行分析)，当时钟脉冲作用之后，触发器的状态总是和J状态一致，即保持1态。

JK触发器的逻辑功能如表13-9所示。表13-9中Qn+1是脉冲到来之后的状态。由以上分析可知，当J=K=1时，每到来一时钟脉冲，触发器状态就翻转一次；当J=K=0时，触发器将保持原状态不变；当J≠K时，触发器翻转后的状态将和J的状态一致，主触发器的状态更新发生在时钟脉冲CP=1期间，从触发器的状态翻转发生在时钟脉冲的下降沿。表13-9JK触发器的逻辑功能表13.3.4D触发器

图13-13(a)是D触发器的逻辑符号。D触发器只有一个同步输入端，其应用十分广泛。其中，D是数据输入端，CP为时钟脉冲输入端，、为直接置位、复位端，它们均为低电平有效，不用时应使之处于高电平状态。表13-10是其逻辑功能表；图13-13(b)是其工作波形时序图。

D触发器的逻辑功能是当D=0时，在时钟脉冲下降沿到来后，输出状态将变成Qn+1=0；而当D=1时，在CP下降沿到来后，输出状态将变成Qn+1=1。综上所述，D触发器的输出状态只取决于CP到达前D输入端的状态，与触发器现态无关，即Qn+1=D。图13-13工作波形时序图表13-10D触发器功能表

例13-3将D触发器的输入端D接到输出端，如图13-14所示，试分析其功能。

解若初态为0，即Q=0、=1，则当CP上升沿来到时，Q翻转为1，即Q=1、=0；下一个CP上升沿来到时，Q翻转为0，即Q=0、=1。可见，每来一个CP脉冲，触发器翻转一次，具有计数功能，即Qn+1=。此电路称为T触发器电路。图13-14例题13-3电路13.4寄存器

把若干个触发器串接起来，就可以构成一个移位寄存器。按照数据移动的方向可把寄存器分为右移寄存器和左移寄存器。由4个边沿D触发器构成的4位移位寄存器的逻辑电路如图13-15所示。数据从串行输入端Di输入；左边触发器的输出作为右邻触发器的数据输入。假设移位寄存器的初始状态为0000，现将数码D3D2D1D0(1101)从高位(D3)至低位依次送到Di端，经过第一个时钟脉冲后，Q0＝D3。由于跟随数码D3后面的数码是D2，则经过第二个时钟脉冲后，触发器FF0的状态移入触发器FF1，而FF0变为新的状态，即Q1＝D3，Q0＝D2。依此类推，可得4位右向移位寄存器的状态，如表13-11所示。图13-154位移位寄存器表13-114位移位寄存器状态表由表可知，输入数码依次由低位触发器移到高位触发器，作右向移动。经过4个时钟脉冲后，4个触发器的输出状态Q3Q2Q1Q0与输入数码D3D2D1D0相对应。为了加深理解，在图13-16中画出了数码1101(相当于D3＝1，D2＝1，D1＝0，D0＝1)在寄存器中移位的波形，经过了4个时钟脉冲后，1101出现在寄存器的输出端Q3Q2Q1Q0。这样，就可将串行输入(从D1端输入)的数码转换为并行输出(从Q3、Q2、Q1、Q0端输出)的数码。这种转换方式特别适用于将接收到的串行输入信号转换为并行输出信号，以便于打印或由计算机处理。图13-164位移位寄存器时序图13.5二进制计数器的组成与分析

在电子计算机和数字系统中，计数器是重要的基本部件，它能累计和寄存输入脉冲的数目。计数器的应用十分广泛，在各种数字设备中几乎都要用计数器。计数器按其进位制的不同，可分为二进制计数器和十进制计数器，本节着重介绍二进制计数器。图13-17是由JK触发器组成的四位二进制加法计数器的逻辑电路图。JK触发器作计数器使用时，JK输入端悬空，相当于接高电平，根据JK触发器的工作原理，J=K=1时，每当一个时钟脉冲结束时，触发器就翻转一次，实现计数；低位触发器翻转两次，即计两个数，就产生了一个进位脉冲。图13-17加法计数器的逻辑电路图因此，高位触发器的CP端应接低位的Q端。计数前，先在各触发器的端加一置“0”负脉冲，使所有的触发器F0～F3全部处于“0”状态，即Q0=Q1=Q2=Q3=0，这种情况称计数器清“0”。已清“0”的所有计数器初始状态为“0”，即计数器为“0000”状态。当第一个脉冲结束时，触发器F0由0变为1，即Q0由0变为1，F0由0变为1产生一正跳变，它对F1不起作用，这时计数器呈Q3Q2Q1Q0=0001状态。当第二个脉冲结束时，触发器F0由1变为0，即Q0＝0，＝1，由于Q0由1变为0产生负跳变，送至F1的输入端，于是F1由0变为1，并产生一正跳变，这个脉冲对F2不起作用，故计数器呈Q3Q2Q1Q0＝0010状态。当第三个计数脉冲结束时，触发器F0翻转为1，即Q1=1，

=0，F1F2F3都不翻转，计数器状态为Q3Q2Q1Q0=0011。如此继续下去，可画出如图13-18所示的波形图，其状态表如表13-12所示。图13-18中，第一位Q0每累计一个数，状态都要变一次；第二位Q1每累计两个数，状态变一次；第三位Q2每累计四个数，状态变一次；第四位Q3每累计八个数，状态变一次。每个触发器的脉冲的频率是低一位触发器输出脉冲频率的二分之一。所以，这种计数器也可作分频器使用。图13-18二进制加法计数器的工作波形图表13-12加法计数器状态表13.6555定时器

555定时器是一种多用途的数字—模拟混合集成电路，可以方便地构成施密特触发器、单稳态触发器和多谐振荡器。13.6.1555定时器的电路结构与功能

555定时器有两个比较器C1和C2，各有一个输入端连接到三个电阻R组成的分压器上，比较器的输出接到RS触发器上。此外还有输出级和放电管，输出级的驱动电流可达200mA。555定时器的电路图如图13-19所示。图13-19555定时器比较器C1和C2的参考电压分别为UR1和UR2，根据C1和C2的另一个输入端——触发输入和阈值输入，可判断出RS触发器的输出状态。当复位端为低电平时，RS触发器被强制复位。若无需复位操作，复位端应接高电平。由于三个电阻等值，所以当没有控制电压输入时，当控制电压外接时，如外接UC，则UR2=，UR1=UC。为防止干扰，控制电压端悬空时，应接一滤波电容到地。555定时器的逻辑功能如表13-13所示。表13-13555定时器的逻辑功能表13.6.2555定时器的应用

1．用555定时器接成施密特触发器

图13-20为用555定时器接成的施密特触发器，可以提高UR1和UR2的稳定性。C1与C2的参考电压不同，因而基本RS触发器的置0信号和置1信号必然发生在输入信号Ui的不同电平。回差电压ΔUT=

=UCC/3。图13-20555电路构成的施密特触发器

2．用555定时器接成单稳态触发器

图13-21(a)为电路连接，图13-21(b)为各点波形。其中R2、C2为单稳态定时电路；R1、C1为输入微分电路；C3为滤波电容，典型值为0.01μF。无触发时，u2＞UR2，UCC通过R2对C2充电，当u6＞UR1时，uo为低电平，C2通过放电管V放电，uo不变，电路进入稳态。触发后，u2＜UR2，uo变为高电平，电路进入暂稳态；由于放电管截止，C2又被充电，当u6＞UR1时，uo返回到低电平，暂稳态结束。输出脉冲的宽度tW等于暂稳态的持续时间，即tW等于电容电压在充电过程中从0上升至2UCC/3所需时间：图13-21555定时器构成的单稳态触发器

3．用555定时器接成多谐振荡器

1)电路结构用555定时器接成的多谐振荡器如图13-22(a)所示。

2)工作原理多谐振荡器只有两个暂稳态。假设当电源接通后，电路处于某一暂稳态，电容C上电压UC略低于，Uo输出高电平，V1截止，电源UCC通过R1、R2给电容C充电。随着充电的进行，UC逐渐增高，但只要，输出电压Uo就一直保持高电平不变，这就是第一个暂稳态。当电容C