《数字逻辑与EDA设计》课件-第2章

第2章组合逻辑电路

2.1概述2.2组合逻辑电路的分析2.3常用的组合逻辑电路2.4组合逻辑电路的设计2.5组合逻辑电路的时序分析根据电路及逻辑功能特点的不同，数字逻辑电路分为两大类，一类叫做组合逻辑电路(简称组合电路)，另一类叫做时序逻辑电路(简称时序电路)。

本章首先介绍组合逻辑电路的特点及分析方法，并对一些常用的组合逻辑电路进行分析；然后介绍一些简单组合逻辑电路的设计方法；最后对组合电路的时序进行分析。

2.1概述

1．组合逻辑电路的特点

组合逻辑电路的结构示意图如图2-1所示。图中，I0、I1、…、In-1是输入逻辑变量，Y0、Y1、…、Ym-1是输出逻辑变量。输出变量与输入变量的逻辑关系可以用一组逻辑函数表示：图2-1组合逻辑电路结构示意图组合电路是由各种逻辑门构成的。在图2-1所示的框图中，n个来自外部的输入信号，经过各种逻辑门进行信息处理，转换成了需要的输出信息，送到输出端。每一个输入或输出信号都是用高、低电平表示的二进制数据1或0。对于有n个输入变量的组合电路，一共有2n种输入组合，每一种输入组合仅有一种可能的输出值与其相对应。

(1)逻辑功能上的特点。组合电路在逻辑功能上的特点是：任意时刻的电路输出，仅取决于该时刻各个输入变量的取值，与电路原来的工作状态无关。

凡是符合以上特点的数字电路都是组合逻辑电路，这也是组合逻辑电路的定义。显然，第1章中所介绍的逻辑函数均属于组合逻辑函数。

(2)电路结构上的特点。组合电路在电路结构上的特点是：电路中输出到输入之间无反馈连接；电路由逻辑门电路组成，不包含任何可以存储信息的具有记忆功能的逻辑元

器件。

2．组合逻辑电路逻辑功能的表示方法

在第1章中已经介绍了逻辑函数功能的表示方法。显然，描述组合逻辑电路的逻辑功能，同样有如下几种方法。

(1)逻辑表达式。逻辑表达式是指用与、或、非等逻辑运算符表示组合逻辑电路中各输入、输出信号之间的逻辑关系的代数式子。其书写简洁，可以方便地进行运算及表达式的变换，并可较容易地将逻辑关系转换成真值表或卡诺图，通过逻辑表达式还可直接画出电路的逻辑图。

(2)真值表。真值表将组合逻辑电路中输入信号的各种取值与对应的输出信号值通过表格的形式一一列出，直观地反映出了输入信号与输出信号之间的对应关系，有利于分析组合逻辑电路的功能。真值表可以直接转换成卡诺图及逻辑表达式(标准与或式)。真值表的主要缺点在于当输入信号数量较多时，列真值表会变得非常繁琐。

(3)卡诺图。卡诺图是逻辑函数中的最小项方格图。在卡诺图中，每一个方格都对应一种输入信号的取值组合，方格内的值为输出信号值。卡诺图用于逻辑表达式的化简。但卡诺图只适合于输入信号较少的组合逻辑电路，当输入信号数量大于6时，不能使用卡诺图进行表达式化简。

(4)逻辑图。逻辑图与实际电路最为接近，在进行组合逻辑电路的设计时，需要先画出逻辑图，然后再转化为实际电路图。逻辑图与逻辑表达式之间可以相互转换。

2.2组合逻辑电路的分析

对于给定的组合逻辑电路，找出其输出与输入之间的逻辑关系的过程称为组合电路的分析。

2.2.1组合逻辑电路的分析方法

1．分析的目的

逻辑电路分析的目的在于：

(1)确定电路的功能。

(2)在设计完成后，确定输入变量在不同取值下，功能是否能够满足设计要求。

(3)变换逻辑表达式，以便用不同的电路结构实现同一逻辑功能要求，或者得到最简的逻辑表达式以便简化电路。

(4)把表达式转换成标准形式，以便用中、大规模集成电路实现。

(5)获得表示其功能的逻辑描述，以便在分析更大的包含此电路的逻辑系统时能利用此电路的逻辑描述。

2．分析方法

组合逻辑电路的分析步骤如下。

(1)根据给定的逻辑电路，写出输出函数的逻辑表达式。

(2)进行表达式的变换及化简。直接利用公式或定理对表达式进行变换，也可通过卡诺图的方法进行化简。

(3)根据表达式列出真值表。真值表能直接反映出输入变量的取值和输出结果之间的逻辑关系，它直观地描述了电路的逻辑功能。

(4)对给定电路的功能进行逻辑描述。根据所得到的表达式和真值表，就可以用文字描述出给定电路的逻辑功能，可以判断出该功能是否满足设计要求。2.2.2组合逻辑电路的分析举例

利用上面给出的分析方法，可以对各种组合电路进行分析。

【例2-1】分析如图2-2所示的组合逻辑电路，并说明其功能。

解(1)写逻辑表达式。根据给定的逻辑电路图，写出输出函数的逻辑表达式：

(2)变换并化简表达式。

(3)列出真值表。根据逻辑表达式，列出该函数的真值表如表2-1所示。

(4)电路功能逻辑描述。由真值表可知，该电路当输入变量A、B取值相同时，输出变量Y的值为0；当A、B取值不同时，Y的值为1。由常用逻辑关系可知，该电路实现了“异或”逻辑功能。图2-2例2-1电路图表2-1例2-1真值表

【例2-2】分析如图2-3所示电路，说明其功能。

解(1)写逻辑表达式。根据给定的逻辑电路图，写出输出函数的逻辑表达式。由于电路较复杂，可采用分级写逻辑表达式的方法，设定中间变量P1和P2，由例2-1可知：

由电路图可得

(2)化简表达式。图2-3例2-2电路图

(3)列出真值表。根据逻辑表达式，列出该函数的真值表如表2-2所示。

(4)电路功能逻辑描述。由真值表可知，该电路当输入变量A、B、C取值一致时，输出变量Y的值为1；当A、B、C取值不完全一致时，Y的值为0。

该电路实现了测试输入信号是否一致的逻辑功能，当输出为1时，表明三个输入信号完全一致。具有这种功能的电路被称做“符合”电路。表2-2例2-2真值表

2.3常用的组合逻辑电路

在人们的实践中，有一些组合逻辑电路经常被使用，如编码器、译码器、数据选择器、数值比较器、加法器、乘法器等。下面分别介绍这些常用的组合逻辑电路的工作原理和设计方法。

2.3.1编码器

1．编码原理

编码是指用文字、符号或数字表示特定对象的过程。在日常生活中，诸如身份证号码、学生的学号等都是编码。在数字系统中，由于使用的是二进制数，因此编码的结果是一些二进制代码。图2-4编码器结构框图编码器就是实现编码操作的电路。编码器的结构框图如图2-4所示。其中I0～Im-1对应于m个需要编码的信号，它们是输入信号，Yn-1～Y0对应n位的编码输出。

通常情况下，为了保证编码的位数最短(输出最少)，且每一个输入信号都对应一个唯一的编码，n和m之间的关系应满足如下关系式：

2n-1＜m≤2n

设计编码器的关键在于编码规则，编码规则不同，设计的结果也完全不同。

2．二进制普通编码器

用n位二进制代码对m =

2n个信号进行编码的电路称为二进制编码器。二进制编码器分为普通编码器与优先编码器两种类别，其中普通编码器中的输入信号为一组互相排斥的输入信号。所谓互相排斥是指在任何时刻，不允许两个或两个以上的输入信号同时出现。下面以3位二进制编码器为例分析二进制编码器的结构。

3位二进制编码器需要进行编码的输入信号有23 = 8个，输出的是3位二进制代码。因此，3位二进制编码器为8个输入、3个输出的组合逻辑电路，简称8线-3线编码器，或8-3编码器。图2-5所示为8-3编码器示意框图。图2-53位二进制编码器示意框图根据常用的二进制数规律，其编码规则如下：用000、001、010、011、100、101、110、111八个编码分别表示输入信号I0、I1、…、I7。

3位二进制普通编码器的输入输出关系已经确定，可列出真值表。但由于编码器有8个输入信号，真值表中8个输入变量的不同取值达28 = 256种，这样规模的真值表显然是毫无意义的。通过分析，由于普通编码器中的输入信号为一组互相排斥的输入信号，因此真值表可以采用简化的编码表替代。表2-3为3位二进制普通编码器的编码表。

由表2-3可得输出信号的最简与或表达式为：由以上逻辑表达式可知，由或门电路可实现3位二进制普通编码器的逻辑功能，相应的逻辑图如图2-6所示。此逻辑电路实现的功能是：在I0～I7八个输入端中，当某一输入端输入高电平(即1信号)时，输出端Y2～Y0输出相应输入端的编码值。图中，电路并未从I0输入端接收信号，显然对I0输入信号的编码是隐含的。当I1～I7均未输入有效信号时，I0输入有效信号，编码器的输出就是I0的编码。表2-33位二进制普通编码器的编码表图2-6用或门实现的二进制普通编码器使用与非门也可实现3位二进制普通编码器。将上面输出信号的最简与或表达式变换为与非－与非式。变换过程如下：

根据上述各表达式，可画出由与非门实现的3位二进制普通编码器逻辑图，如图2-7所示。与图2-6结果不同的是，输入变量为反变量，意味着输入信号低电平(即0信号)有效，即8个输入信号中仅有一个为0信号，编码器对输入信号为0的输入端编码。图2-7用与非门实现的二进制普通编码器

3．二—十进制普通编码器

二—十进制编码器实现的功能是将十进制数0～9转换为二进制代码。在设计二—十进制编码器前首先要选择编码规则。表1-2中给出了常用的二—十进制编码。下面以8421BCD码为例分析二—十进制普通编码器的结构。二—十进制普通编码器需要进行编码的输入信号有10个，输出的是4位二进制代码。因此，二—十进制编码器为10个输入(I0～I9)、4个输出的组合逻辑电路(Y3～Y0)。根据8421BCD码编码规则，可列出如表2-4所示的8421BCD码编码表。表2-48421BCD编码器的编码表

由于I0～I9是一组互相排斥的变量，因此可以直接写出每一个输出信号的最简与或表达式：

显然，使用或门可实现8421BCD编码器，根据以上表达式，可得到如图2-8所示的逻辑图。

与前面相同，图中，电路并未从I0输入端接收信号，对I0输入信号的编码是隐含的。图2-8用或门实现的8421BCD普通编码器逻辑图

4．优先编码器

前面所介绍的编码器对输入信号的要求是互相排斥，显然是有约束的。优先编码器则无此约束，优先编码器允许多个信号同时输入，但电路只对优先级别最高的信号进行编码，优先级别低的信号不起作用。显然，优先编码器还需设定优先级的顺序。

下面以3位二进制优先编码器为例分析二进制优先编码器的结构。与3位二进制普通编码器相同，3位二进制优先编码器仍然是8个输入信号(I0～I7)、3个输出信号(Y2～Y0)的组合逻辑电路。编码规则与前面介绍的3位二进制普通编码器的编码规则一致。优先级的设定：假设I0～I7这8个输入信号中，I7的优先级别最高，I0的优先级最低。

表2-5是根据3位二进制优先编码器的编码规则和优先规则所制的简化真值表，表中“×”表示此输入信号的值为0或1均可。简化的真值表反映出当级别较高的输入信号值为1时，编码器对级别低的输入信号是屏蔽的，输出结果是多个输入信号中级别最高的信号的编码值。表2-53位二进制优先编码器简化真值表

依据真值表可得到输出函数的表达式：

化简表达式可得：由上述表达式可得3位二进制优先编码器的逻辑图，见图2-9。图2-93位二进制优先编码器逻辑图

5．编码器集成电路

集成的编码器有8线-3线优先编码器(74148)及10线-4线优先编码器(74147)等。下面介绍74HC148的功能及使用。

1)集成8线-3线优先编码器

74HC148是8线-3线优先编码器，图2-10为该芯片的引脚图。74HC148一共有8个信号输入端(～)、3个编码输出端(、、)，此外还有使能输入端(

)、使能输出端(

)、优先级标志输出端(

)。图2-11为74HC148的逻辑电路结构图。图2-108线-3线编码器74HC148引脚图图2-1174HC148逻辑图表2-6为集成芯片74HC148的功能表。由功能表可见：

(1) 为使能输入端，低电平有效。当输入高电平时(1信号)，编码器不工作，不论～端有无信号输入，所有输出端均输出高电平(1信号)；当输入低电平(0信号)时，编码器工作。

(2)编码器工作(输入低电平)时，输入端～的输入信号以低电平(0信号)为有效信号。端口的优先级最高，端口的优先级最低。～的输出是对优先级较高的输入信号的编码，编码值为输入端口编号所对应二进制值的反码。例如，对应的二进制数为110，当对端口

的输入信号进行编码时，输出的是110的反码001。

(3)输出端为使能输出端。编码器工作(

=0)时，若～输入端均无有效输入信号(均高电平)，则

输出低电平；若～输入端有端口输入有效信号，则输出高电平。端一般在级联扩展时使用。

(4)输出端用于标识本芯片是否产生编码输出。当

输出低电平(0信号)时，表明输出的信号为编码信号；当输出高电平(1信号)时，表明输出信号非编码信号。表2-68线-3线编码器74HC148功能表

2)集成编码器的扩展

一片74HC148只能实现8线-3线的优先编码功能，如要实现16线-4线的优先编码，则需对编码器进行扩展。将两片74HC148级联起来，便可实现16线-4线优先编码器，图2-12所示是电路连线图。

图中，～是输入信号，低电平有效，输入信号

优先级别最高，其次为，依此类推，输入信号优先级别最低。～是输出信号，输出4位二进制编码，为4位二进制数的反码。输入信号及输出信号、

与8线-3线优先编码器的功能相同。图2-1216线-4线优先编码器2.3.2译码器

1．译码器原理

译码是编码的逆过程。编码器的输出信号从高位到低位输出了与输入信号相关的特定代码。那么译码器的功能就是将代码输入后，在输出位置翻译为输出信号。

译码器的结构示意框图如图2-13所示。在译码器中，一般情况下，输入信号和输出信号数量的关系为

2n-1＜m≤2n

译码器设计的关键也同样在于译码的规则。本小节中将对二进制译码器及显示译码器的结构进行分析。图2-13译码器结构示意框图

2．二进制译码器

二进制译码器与二进制编码器的功能刚好相反，其功能是将所输入的各种二进制代码信号翻译成对应的输出信号。

二进制译码器如有n个输入变量(In-1～I0)，对应n位二进制代码，则输出变量(Y0～Ym-1)的个数m = 2n。

下面以3位二进制译码器为例分析二进制译码器的逻辑结构。

3位二进制译码器有3个输入变量，23 = 8个输出变量，又被称为3线-8线译码器。该译码器按照二进制编码器的编码规则进行译码，即当输入变量I2、I1、I0的值分别为000、001、…、111时，对应的输出端Y0、Y1、…、Y7产生输出信号(1信号)。

表2-7所示是3位二进制译码器的真值表。表2-73位二进制译码器真值表

由真值表可写出输出函数的表达式：

由上述表达式可见，由与门及非门可构成二进制译码器，逻辑图见图2-14。

图2-14所示的译码器输出的有效信号是高电平(1信号)。在有些情况下，要求二进制译码器输出的有效信号是低电平(0信号)，这时只需将与门换成与非门即可，逻辑图见图2-15。图2-143位二进制译码器图2-15输出低电平有效的3位二进制译码器图2-15所对应的输出函数表达式是：

3．数码显示译码器

在数字系统中，常常需要把文字、数字等以人们习惯的符号形式显示出来，这就需要相应的驱动电路去驱动这些显示器件。驱动电路的输入信号就是所需显示的字符或数字的编码，显然这种驱动电路以译码器为主。这里，介绍最简单的LED七段数码显示器的驱动电路——数码显示译码器。

数码显示译码器是指直接用于驱动数码显示器的译码器。常见的LED数码显示器是由7个LED发光二极管封装成的显示器件，图2-16所示为共阴极七段数码显示器示意图。所谓共阴极是指显示器中7个LED发光二极管的阴极相连，阳极分别连接端口a～g。若要数码显示器显示出某一数字，应控制好相应的LED发光二极管。

数码显示译码器与共阴极数码显示器的连接示意图如图2-17所示，图中的电阻R为限流电阻。下面分析数码显示译码器的逻辑结构。图2-16共阴极七段数码显示器示意图图2-17数码显示译码器连接示意图数码显示译码器的输入信号为数字0～9的编码，如采用8421BCD编码方式，则数字0～9所对应的编码为0000、0001、…、1001，显然输入信号有4位，译码器有4个输入变量(I3、I2、I1、I0)。由于共阴极LED七段数码显示器有7个发光二极管的阳极需要控制，故译码器的输出信号有7个，分别定义为Ya、Yb、Yc、Yd、Ye、Yf、Yg。

由于采用的是共阴极数码显示器，即输出高电平可控制相应的数码段发光，故根据每一个数字需显示出的字形(图2-18)，制定输入信号与输出信号的逻辑关系，列出真值表如表2-8所示。需要说明的是，4个输入变量应该有16种不同的取值，表中只列出了有效的10种取值，其余6种取值为无效值，作约束项处理。图2-18数码显示字形表2-8数码显示译码器的真值表

根据上述真值表，采用卡诺图化简法，可得到输出函数Ya～Yg的最简与或表达式。

以Ya为例，图2-19为输出变量Ya的卡诺图。由卡诺图可得Ya的最简与或表达式：

用同样的方法可求出Yb～Yg的最简与或表达式：

根据上述表达式，可画出数码显示译码器逻辑图，如图2-20所示。图2-19Ya的卡诺图图2-20数码显示译码器逻辑图

4．译码器集成电路

1)集成3线-8线译码器

图2-21为集成3线-8线译码器74HC138的引脚图。74HC138一共有3个二进制代码输入端(A2～A0)，8个译码输出端(～)，此外还有3个使能输入端(、和

E3)。图2-22为74HC138的逻辑电路结构图。图2-213线-8线译码器74HC138引脚图图2-223线-8线译码器74HC138逻辑图表2-9为该集成芯片的功能表。由功能表可知：

(1)、和E3为输入使能控制端，当=

=0，且E3 = 1时，译码器工作；当=1或=1或E3 = 0时，译码器不工作，所有输出端均输出高电平。利用使能控制端可实现译码器的级联扩展。

②译码器工作时，A2～A0为编码信号输入端，～为译码信号输出端，输出信号低电平有效，即编码输入时，对应的输出端输出0信号，其余输出端均输出1信号。表2-93线-8线译码器74HC138功能表

2)集成译码器的扩展

一片74HC138只能实现3线-8线的译码器功能，如要实现4线-16线译码器，则需对译码器进行扩展。将两片74HC138级联起来，便可实现4线-16线译码器。

图2-23所示是电路连线图。图中是使能输入端，A3～A0为编码信号输入端，～为译码信号输出端。其工作原理如下：

(1)当 = 1时，两片74HC138均不工作，所有输出端均输出高电平(1信号)。

(2)当 = 0时，两个芯片是否工作由A3信号决定。当编码输入端A3～A0的信号为0000～0111时，由于A3 = 0，74HC138(1)工作，对应的～输出端输出译码信号，此时74HC138(2)被禁止，输出端～均输出高电平；当编码输入端A3～A0的信号为1000～1111时，由于A3 = 1，74HC138(2)工作，对应的～输出端输出译码信号，此时74HC138(1)被禁止，输出端～均输出高电平。图2-234线-16线译码器

3)集成数码显示译码器

图2-24为集成数码显示译码器74HC4511的引脚图。74HC4511一共有4个二进制代码输入端(A、B、C、D)，7个译码输出端(a～g)。此外还有3个控制输入端，分别是锁存使能输入端(LE)、空白输入控制端(

)以及全亮测试控制端(

)。图2-25为74HC4511的逻辑电路结构图。

表2-10为74HC4511功能表。其基本功能如下：

(1)当LE=0、 = 1、 = 1时，输出端(a～g)输出的是输入信号(D～A)的译码信号，外接的数码显示器将显示相应的数码符号。图2-24数码显示译码器引脚图图2-2574HC4511逻辑电路图

(2)是空白输入控制端。当 = 0且 = 1时，输出端(a～g)全部输出0信号，使外接的数码显示器无显示。

(3)是全亮测试控制端。当 = 0时，输出端(a～g)全部输出1信号，使外接的数码显示器显示字符“8”，该功能用于测试显示器是否正常。

(4)在 = 1、 = 1时，LE由0变1使输入信号锁存，LE为1时不再接收输入信号，译码器的输出取决于LE由0变1时刻的输入信号。图2-25中左边4个方框为锁存器，这里涉及到的锁存器知识，将在第3章中介绍。表2-1074HC4511功能表

2.3.3数据选择器

1．数据选择器原理

数据选择器(MUX)又称多路选择器或多路开关，是一种多路输入、单路输出的组合逻辑电路。其逻辑功能是从多路输入中选择其中一路送至输出端，对多路输入的选择由控制变量进行控制。数据选择器作为一种多路开关通常用于将并行数据转换为串行数据输出。

通常，一个2n路输入1路输出的多路选择器有n个选择控制变量，如图2-26所示，控制变量的每一种取值对应选中一路输入送至输出端。常见的数据选择器有2选1数据选择器、4选1数据选择器、8选1数据选择器、16选1数据选择器等，这些数据选择器对应的选择控制变量的个数分别为1个、2个、3个、4个。图2-262n路选1数据选择器示意图下面以4选1数据选择器为例分析数据选择器的逻辑结构。

2．4选1数据选择器

4选1数据选择器有4路数据输入信号、1路输出信号，2位选择控制信号。

4选1数据选择器的输入信号有两类：一是数据输入信号，共22 = 4个，分别用D0、D1、D2、D3表示；二是选择控制输入信号，有2个，分别用S1、S0表示。输出信号只有1个，用Y表示。图2-27为4选1数据选择器的电路逻辑符号。图2-274选1数据选择器符号对于4路输入数据的控制选择，由选择控制端S1S0的值决定。定义如下：当S1S0 = 00时，Y = D0；当S1S0 = 01时，Y = D1；当S1S0 = 10时，Y = D2；当S1S0 = 11时，Y = D3。

根据数据选择器的概念和上述对S1S0状态的约定，可列出简化的真值表如表2-11所示。真值表中的“×”表示不论值为0或1，均对输出结果无影响。

由上述真值表可得输出函数的逻辑表达式：

由上述逻辑表达式可画出如图2-28所示的逻辑图。图2-284选1数据选择器逻辑图

3．数据选择器的设计规律

由4选1数据选择器输出逻辑函数的与或表达式可见，表达式中包含了选择控制信号的全部最小项，每一个乘积项均为选择控制信号的最小项与相应数据输入信号的乘积，即

其中m0～m3为选择控制变量S1S0的最小项。按此规律可推出其他数据选择器输出函数的逻辑表达式。

8选1数据选择器的逻辑表达式为

16选1数据选择器的逻辑表达式为

2n选1数据选择器的逻辑表达式可归纳为

4．数据选择器集成电路

集成的数据选择器有4选1数据选择器(74153)、8选1数据选择器(74151)。

1)集成4选1数据选择器

图2-29为集成4选1数据选择器74HC153的引脚图。一个74HC153芯片中包含两个4选1的数据选择器。每个数据选择器各有4个数据输入端(nI3～nI0)、1个数据输出端(nY)、1个输出使能端(

)(n = 1，2)，两个数据选择器共用数据选择控制端(S1、S0)。图2-30为74HC153的逻辑电路结构图。图2-294选1数据选择器74HC153引脚图图2-304选1数据选择器74HC153逻辑图表2-12为74HC153的功能表。由功能表可知该芯片的功能如下：

(1)

=0时，数据选择器工作，实现4选1数据选择器功能。

(2)

=1时，数据选择器不工作，不论其他输入信号为何值，输出端Y均输出0信号。表2-124选1数据选择器74HC153功能表

2)集成数据选择器的扩展

利用集成数据选择器的使能控制端可以实现数据选择器的扩展。例如，一片74HC153可以构成8选1数据选择器，两片74HC151(8选1数据选择器)可以构成16选1数据选择器。

由于一片74HC153包含两个4选1的数据选择器，因而可将其扩展成8选1的数据选择器。图2-31所示为一片74HC153构成8选1数据选择器的电路连线图。其工作原理如下：

(1)当选择输入端S2S1S0的输入信号为000～011时，由于S2 = 0，第1个4选1数据选择器工作，其输出端1Y输出I0～I3中的信号，此时第2个4选1数据选择器被禁止，其输出端2Y输出低电平(0信号)，故输出端的或门输出1Y的信号。

(2)当选择输入端S2S1S0的输入信号为100～111时，由于S2=1，第2个4选1数据选择器工作，其输出端2Y输出I4～I7中的信号，此时第1个4选1数据选择器被禁止，其输出端1Y输出低电平(0信号)，故输出端的或门输出2Y的信号。图2-31用74HC153构造8选1数据选择器2.3.4数值比较器

1．数值比较器原理

数值比较器是用于比较两个数的数值大小的逻辑元器件。它的基本功能是，输入2个位数相同的数A和B，比较大小后，输出数值比较的结果：A大于B、A小于B或A等于B。

数值比较器的示意框图如图2-32所示。图中A和B是2组位数相同的输入信号，输出变量G表示A大于B，变量E表示A等于B，变量S表示A小于B。

下面首先分析1位二进制数的数值比较器的结构，再对多位数值比较器进行分析。图2-32数值比较器示意图

2．1位二进制数值比较器

1位二进制数值比较器的输入有两个信号，分别是两个1位二进制数，因而输入变量有2个，分别用A、B表示；输出信号有三个，分别用G、E、S代表大于、等于、小于的比较结果。其中：

G =

1表示A＞B，G =

0表示A≯B；

E =

1表示A =

B，E =

0表示A≠B；

S =

1表示A＜B，S =

0表示A≮B。

根据比较的概念和输出信号的赋值含义，可列出如表2-13所示的真值表。表2-131位二进制数值比较器真值表由以上真值表不难得到输出函数的逻辑表达式：

显然S的值也可由其他两个值的输出得到，表达式为

由以上表达式可画出1位二进制数值比较器的逻辑电路图，如图2-33所示。图2-331位二进制数值比较器逻辑图

3．多位二进制数值比较器

多位二进制数分为两种情况：一是多位无符号二进制数，一是多位有符号二进制数。针对这两种多位二进制数，比较器的结构有所不同。

1)多位无符号二进制数比较器

多位无符号二进制数比较器随着被比较的数的位数增加，输入信号成倍增加。比较的方法是从高位向低位逐位依次进行比较，当被比较的两个高位数字不等时，即可得到比较结果，只有当两个高位的数字相同时，才比较较低位的数字。下面分析4位无符号二进制数比较器的结构。

4位无符号二进制数比较器的输入信号分别为A数(A3A2A1A0)、B数(B3B2B1B0)，输出信号仍然是G、E、S，各自代表的含义与1位数值比较器相同。由于比较的方法是从高位向低位逐位比较，故设定中间变量G3～G0，E3～E0，S3～S0分别对应各相同位置二进制数的比较结果。

依据比较原理，可列出如表2-14所示的真值表。表2-144位无符号二进制数值比较器真值表

在上述真值表中，同位置的输入变量的比较结果各对应一个中间变量，例如A3 > B3对应G3，A3 = B3对应E3，A3 < B3对应S3，以此类推。这样，可得到输出变量G、E、S的逻辑表达式：由前面介绍的1位比较器可知：则4位无符号数值比较器的输出函数表达式可写成

显然S的值也可由其他两个值的输出得到，表达式为

根据以上表达式，结合1位二进制数值比较器的设计结果，可得到4位无符号二进制数值比较器的逻辑图，如图2-34所示。图2-344位无符号二进制数值比较器逻辑图

2)多位有符号二进制数值比较器

有符号二进制数一般采用补码的形式进行编码。当对两个有符号二进制数进行大小比较时，应首先比较最高位(即符号位)，如果两个数的符号位不相同，说明两个数为一个正数一个负数，则可确定符号位为“0”的那个数大；当两个数的符号位相同时，应由高位到低位对符号位之后的数值位进行逐个比较。对于正数来说，数值位所对应的二进制数较大的那个数大，对于负数来说，由于采用补码编码，同样也是数值位所对应的二进制数较大的那个数大。关于有符号二进制数值比较器的结构，读者可以依照前面的方法自己分析。

4．数值比较器集成电路

1)集成4位数值比较器

集成的数值比较器有4位数值比较器(7485)，图2-35为74HC85的引脚图。74HC85有A数、B数各4位数据输入信号，有QA

< B、QA

= B、QA

> B三个比较结果输出信号；此外，还有IA

< B、IA

= B、IA

> B三个级联输入信号，用于输入低位数据的比较结果。图2-36为74HC85的逻辑电路结构图。表2-15为74HC85的功能表。通过分析功能表可知：

(1)当A数(A3A2A1A0)和B数(B3B2B1B0)不相等时，比较器按两数的比较结果输出A > B或A < B的信息。

(2)当A数和B数相等时，由级联输入信号IA

< B、IA

= B、IA

> B决定数值比较器的输出结果。图2-354位比较器7HC85逻辑图图2-364位比较器74HC85逻辑图表2-154位比较器74HC85功能表

2)集成数值比较器的扩展

一片74HC85只能实现4位数值的比较，如要实现4位以上的数值比较，则需对数值比较器进行扩展。将两片74HC85级联起来，便可实现8位数值比较器，

图2-37所示是8位数值比较器的电路连线图，图中A7～A0、B7～B0分别为8位数值信号输入端，QA > B、QA = B、QA < B为比较输出端。其原理如下。

(1)当输入信号A7A6A5A4与B7B6B5B4不相等时，由74HC85(2)根据它们的值决定输出信号的值。

(2)当输入信号A7A6A5A4与B7B6B5B4相等时，由74HC85(2)的IA > B、IA = B、IA

< B决定输出信号的值。由于74HC85(2)的IA

> B、IA

= B、IA

< B端与74HC85(1)的输出端相连，显然是由A3A2A1A0与B3B2B1B0的比较结果决定输出信号的值。图2-378位数值比较器2.3.5加法器

1．加法器原理

加法器是进行算数加法运算的逻辑元器件，其功能是实现两个二进制数的加法操作。因而加法器是一个具有多个输入信号、多个输出信号的组合逻辑电路。

图2-38为加法器的示意框图。图中可见，加法器的输入信号是2个位数相同的加数A和B；输出信号有2种，一个是和S(位数与加数A、B相同)，一个是向高位的进位C。

加法器的加法原理与数学上的加法运算方法相同，即从低位向高位逐位进行加法运算。显然，1位二进制数的加法是多位二进制数加法的基础。这里，首先分析1位二进制加法器，进而对多位二进制加法器进行分析。图2-38加法器示意框图

2．1位二进制加法器

两个1位二进制数的加法运算有两种：一种只考虑两个加数本身，而不考虑由低位来的进位，这种加法运算称为半加运算；另一种除了考虑两个加数外，还考虑由低位来的进位，这种加法运算称为全加运算。实现半加运算的逻辑电路称为半加器；实现全加运算的逻辑电路称为全加器。

1)半加器

半加器有2个输入信号，分别是2个加数A和B；输出信号也有2个，分别是和S和进位Cout。

加法法则：0 + 0 = 0，0 + 1 = 1，1 + 0 = 1，1 + 1 = 10。

依据加法法则，可列出如表2-16所示的真值表。表2-16半加器真值表

根据上述真值表，可写出输出变量S及Cout的函数逻辑表达式：

依据上述逻辑表达式，可画出逻辑图，图2-39是半加器的逻辑图及逻辑符号。图2-39半加器逻辑图及逻辑符号

2)全加器

全加器有3个输入信号，分别是2个加数A和B及来自低位的进位Cin；输出信号有2个，分别是和S和进位Cout。

根据加法法则，可列出全加器的真值表如表2-17所示。

根据表2-17所示的真值表可分别画出S和Cout的卡诺图，如图2-40所示。

由图可得到输出函数的逻辑表达式：表2-17全加器真值表

图2-40全加器输出函数的卡诺图

S函数的表达式可变换为

用与门、或门及异或门实现，可画出上述表达式对应的逻辑图及逻辑符号号，如图2-41所示。图2-41全加器逻辑图及逻辑符号

3．多位二进制进位加法器

1)串行(行波)进位加法器

在1位加法器的基础上，可实现多位二进制数的加法运算。由于两个多位数相加时，每1位置上的数都是带进位相加的，因此须使用全加器。线路连接时，只需将低位全加器的进位输出端Cout接到高位全加器的进位输入端Cin，就可以构成多位二进制进位加法器了。这种结构的加法器被称为串行进位加法器(也称行波进位加法器)。图2-42是根据上述原理连接的4位串行加法器电路，图中加数A(A3A2A1A0)、加数B(B3B2B1B0)以及低位进位Cin是输入信号，和S(S3S2S1S0)及向高位的进位Cout是输出信号。图2-424位串行进位加法器电路串行进位加法器的优点是电路简单、连接方便。但由于高位相加必须等到低位相加完成，形成进位后才能进行，因而会导致运算速度较慢，特别是位数较多时，这个缺点尤其突出。为了提高加法器的运算速度，可采用超前进位的方式。

2)超前进位加法器

所谓超前进位，是指来自低位的进位信号直接通过逻辑电路获得，无需再从最低位开始向高位逐位传递进位信号，这样就可以大大提高运算速度。下面以4位超前进位加法器为例介绍超前进位信号的原理。设加法器的两个加数分别为A(A3A2A1A0)及B(B3B2B1B0)，低位向0位的进位为Cin，相加后的和为S(S3S2S1S0)，进位为Cout，再设各个位置上的数相加后所输出的进位为C3、C2、C1、C0，显然C3也就是Cout。

由之前所学的全加器逻辑表达式可写出第i位上的全加器的逻辑表达式：将上式中的AiBi定义为生成函数Gi，Ai

Bi定义为进位传送函数Pi，则上述表达式可写为：

对于4位加法器，可按上式展开得到各进位的逻辑表达式：由，可写出和S中每一位的逻辑表达式：由上述表达式可看出，只要输入了两个加数A(A3A2A1A0)、B(B3B2B1B0)和Cin后，通过门电路，便可实现进位Cout及和S(S3S2S1S0)的逻辑运算，这样可以大大提高加法器的运算速度。但从表达式也可看出，使用超前进位的方式实现加法运算，电路会比较复杂。图2-43为4位二进制超前进位加法器的结构示意图。其中超前进位逻辑电路部分的逻辑图省略，学生只要能正确理解设计思想即可。图2-434位二进制超前进位加法器结构示意图

3)有符号二进制数加法器

加法分无符号数加法和有符号数加法两种。

无符号数加法往往以原码进行运算，将进位位作为结果的最高位即可，前面介绍的加法器，处理的就是无符号数。

而有符号数的加法往往以补码进行运算，因为补码可以将减法转换为加法，所以利用补码可以统一加减法运算。

设：加数 A = An-1…A1A0(An-1为符号位)

B = Bn-1…B1B0(Bn-1为符号位)

和 S = Sn-1…S1S0(Sn-1为符号位)

(1)当A和B的符号相异时，|A + B|(A + B的绝对值)必小于|A|、|B|中的大者，求和结果S的值总是正确的。

例如，4位有符号二进制补码数1101(-3)与0110(+6)相加时，由于

即S = 0011，对应的十进制数为+3，结果是正确的。

(2) A和B的符号相同(同为正数或同为负数)时，由于|A + B|比|A|和|B|中的大者还大，所以结果有可能是正确的，也有可能不正确。

例如，4位有符号二进制数1110(-2)与1101(-3)相加时，由于

即S = 1011，对应的十进制数为-5，此结果是正确的。类似的，二进制补码数0011 + 0100 = 0111，即3 + 4 = 7，运算结果也是正确的。再例，4位有符号二进制数1010(-6)与1001(-7)相加时，由于

即S = 0011，对应的十进制数为 +3，此结果显然是不正确的。类似的，二进制补码数0110 + 0101 = 1011，及6 + 5 = -5，结果也是不正确的。结果不正确的原因是由于溢出造成的。所谓溢出是指运算结果超出了固定的位数所能表达的数值范围。由于4位二进制补码数所能表示的数值范围为 -8～+7，显然(-6) + (-7)的结果 -13和6 + 5的结果11均超出了此范围，故产生溢出，运算结果不正确。

那么如何判断是否有溢出呢？

对于n位有符号二进制补码数加法器，令Cn-2表示符号位低一位向符号位的进位，Cn-1表示符号位向符号位高一位的进位，定义则溢出标志OF定义为：OF = Cn-2

Cn-1。如果：①Cn-2Cn-1=(00)或(11)，OF=0，表示无溢出；②Cn-2Cn-1=(01)或(10)，OF=1，表示有溢出。在加法运算中，没有溢出时，加法结果一定是正确的。但是，当有溢出时，结果是怎样的就要看针对溢出的处理方法。当产生溢出时，如果和的位数可以扩展，即扩大了和的数值范围，则结果是正确的。如果和的位数不能扩展，运算结果一定是不正确的。在设计电路的时候，应根据不同的溢出处理规则进行设计。

对于溢出的处理方法有：

(1)如果可以扩展加法器结果的位数，则将进位Cout作为结果的最高位即可，此时由于扩大了和的位数，运算结果是正确的。4位加法器的电路逻辑如图2-44所示。注意结果是二进制补码形式，S4为和的符号位。图2-44扩展位数的有符号加法器例如，如果加数是A = +7、B = +5，即A3A2A1A0 = 0111，B3B2B1B0 = 0101，相加后，S3S2S1S0 = 1100，C3C2 = 01，溢出标志OF = 1，图中2选1数据选择器输出S4 = C3 = 0，则求和的结果是S4S3S2S1S0 = 01100(+12)，显然结果是正确的。

再例，如果加数是A = -6、B = -8，即A3A2A1A0 = 1010，B3B2B1B0 = 1000，相加后，S3S2S1S0 = 0010，C3C2 = 10，溢出标志OF = 1，2选1数据选择器输出S4 = C3 = 1，则求和的结果是S4S3S2S1S0 = 10010(-14)，显然结果也是正确的。

(2)如果不能扩展加法器结果的位数，则常用的处理方法有：

①饱和(saturation)法：保持计算结果在最大值(2n-1-1)或最小值(-2n-1)，电路逻辑图如图2-45所示。

例，如果加数是A = +4、B = +5，即A3A2A1A0 = 0100，B3B2B1B0 = 0101，相加后，C3C2 = 01，溢出标志OF = 1，由于A3 = 0，图中4个2选1数据选择器输出为0111，则求和的结果是S3S2S1S0 = 0111(+7)，即4位有符号二进制数的最大值。

图2-45饱和法处理溢出的加法器再例，如果加数是A = -4、B = -5，即A3A2A1A0 = 1100，B3B2B1B0 = 1011，相加后，C3C2 = 10，溢出标志OF=1，由于A3 = 1，图中4个2选1数据选择器输出为1000，则求和的结果是S3S2S1S0 = 1000(-8)，即4位有符号二进制数的最小值。

②移位法：以进位位作为结果的最高位，然后右移一位作为加法的结果，电路逻辑图如图2-46所示。

例，如果加数是A = +4、B = +5，即A3A2A1A0 = 0100，B3B2B1B0 = 0101，相加后，4个全加器的输出为1001，C3C2 = 01，溢出标志OF = 1，图中4个2选1数据选择器输出为0100，则求和的结果是S3S2S1S0 = 0100(+4)。图2-46右移法处理溢出的加法器再例，如果加数是A = -4、B = -5，即A3A2A1A0 = 1100，B3B2B1B0 = 1011，相加后，

4个全加器的输出为0111，C3C2 = 10，溢出标志OF = 1，图中4个2选1数据选择器输出为1011，则求和的结果是S3S2S1S0 = 1011(-5)。

需要说明的是，为了便于理解，这里仅在串行进位加法器的基础上介绍有符号数加法器的结构，如果设计有符号数的超前进位加法器，原理是相同的。

4．加法器集成电路

1)集成的4位加法器

常用集成的加法器有7483、74283，它们都是4位二进制超前进位加法器。图2-47为74HC283的引脚图，该芯片实现了两个4位二进制数求和运算的功能。图2-48为74HC283的逻辑结构图。表2-18为74HC283的功能应用举例。

2)集成加法器的扩展

加法器的扩展比较简单，只需将低位的进位输出与高位的进位输入相连，即可实现扩展。图2-49所示为将2片4位加法器74HC283扩展为8位加法器的连接电路。图2-474位加法器74HC283引脚图图2-484位加法器74HC283逻辑图表2-184位加法器74HC283功能举例

图2-498位加法器电路2.3.6乘法器

1．乘法器原理

无符号二进制数的乘法和十进制数的乘法相似，图2-50为两种乘法的对比。

显然，两个无符号数相乘采用的是移位相加的方法，也就是由低位到高位，将乘数中的每一位乘以被乘数，得到部分积，移位这些部分积，再相加，就可得到最后结果，如图2-51所示。

二进制数乘法与十进制数乘法不同的是，二进制数只有0和1两个代码，因此，部分积的结果要么为被乘数(当相应的乘数位为1时)，要么为0(当相应的乘数位为0时)。

由图2-51可见，一个N × N的乘法器有两个N位的乘数输入端及2N位乘积输出。图2-50十进制乘法和二进制乘法的比较图2-51乘法原理示意图

2．乘法器的实现

以4 × 4乘法器为例，乘法器的输入信号为被乘数A(A3A2A1A0)及乘数B(B3B2B1B0)，输出为乘积P(P7～P0)。部分积的计算可通过与门(AND)实现，逻辑图如图2-52所示。

若要将部分积移位相加，还需要3(N-1)个4(N)位加法器进行加法运算，逻辑图如图2-53所示。图2-52部分积实现逻辑图图2-53乘法器逻辑图

2.4组合逻辑电路的设计

2.4.1组合逻辑电路的设计方法

逻辑电路的设计是指根据给定的实际问题，找出能解决这一问题的最简单的逻辑电路予以实现。

组合逻辑电路的设计是分析的逆过程。由于实际应用中所提出的各种设计要求一般都是以文字形式来描述的，所以设计的首要任务是将文字描述的问题转换为逻辑问题，即将文字描述的设计要求抽象为一种逻辑关系，然后将逻辑关系转化为逻辑表达式并化简，最后可画出逻辑电路图。具体的设计步骤归纳如下：

(1)分析设计要求，将文字描述的设计要求抽象成输出变量与输入变量的逻辑关系。也就是确定哪些是输入变量，哪些是输出变量，以及它们之间的相互关系，可先列出功

能表。

(2)列真值表。首先定义英文字母用于表示相关的输入及输出变量，然后对各输入、输出信号的状态进行赋值，即用0和1表示有关状态，最后根据功能表中的因果关系，把输入变量的各种取值以及对应的输出值以表格的形式一一列出。

(3)根据真值表写出逻辑表达式并进行化简，得到最简与或式。化简时可使用卡诺图或运用公式定理化简。

(4)根据所选择的门电路的类型，变换最简表达式，以便用所选择的门电路实现。

(5)根据逻辑表达式画出逻辑电路图。

2.4.2组合逻辑电路的设计举例

【例2-3】设计一举重比赛的裁判表决电路。举重比赛有三名裁判，以少数服从多数的原则确定最终判决。解(1)分析设计要求。

根据举重比赛的判决规则分析，将三名裁判的判决信号作为输入信号，最终判决结果作为输出信号。根据规则，列出功能表如表2-19所示。

(2)列真值表。设定变量：用A、B、C三个变量作为输入变量，分别代表裁判1、裁判2、裁判3，用Y代表最终判决结果。

状态赋值：对于输入变量的取值，用0表示失败，用1表示成功；对于输出值，用0表示失败，用1表示成功。

列出真值表如表2-20所示。表2-19例2-3功能表

表2-20例2-3真值表

(3)化简逻辑函数。由表2-20可画出如图2-54所示的卡诺图。由卡诺图写出最简与或式如下：

(4)变换表达式。显然，使用与门和或门可实现用最简与或式所表示的逻辑关系。

如果要用与非门实现该逻辑关系，可将最简与或式变换成最简与非-与非式：

(5)画逻辑图。图2-55是用与门和或门构成的逻辑电路图，图2-56是用与非门构成的逻辑电路图。图2-55用与门和或门构成的逻辑图图2-56用与非门构成的逻辑图

【例2-4】设计一个道路交通信号灯故障检测电路。

解(1)分析设计要求。根据道路交通灯的运行规则，正常情况下，红、黄、绿三个灯只有一个灯亮，当三盏灯全灭或两盏及两盏以上灯亮时，应产生故障报警。根据以上分析，可列出功能表如表2-21所示。

(2)列真值表。设定变量：用R(red)、Y(yellow)、G(green)三个变量作为输入变量，分别代表红灯、绿灯、黄灯，用Z代表报警信号。

状态赋值：对于输入变量的取值，用0表示灯灭，用1表示灯亮；对于输出Z的取值，用0表示不报警，用1表示报警。

根据所设定的变量及各状态的取值，可列出真值表如表2-22所示。

表2-21例2-4功能表

表2-22例2-4真值表

(3)化简逻辑函数。由表2-22可画出如图2-57所示的卡诺图。

由卡诺图写出最简与或式如下：

(4)画逻辑图。图2-58是用与门、或门及或非门构成的逻辑电路图。图2-57例2-4卡诺图图2-58例2-4逻辑图

【例2-5】设计一个4位的原码-补码转换器。

解(1)分析设计要求。第1章介绍过，有符号二进制数常用的表示方法有原码、反码、补码等。原码二进制数与十进制数之间可以直接进行进制数转换，但运算不方便。而补码数可以将减法运算转换为加法运算，因此有符号数常以补码数的形式进行运算和存储。

(2)列真值表。设定变量：设4位原码输入变量为A(A3A2A1A0)，4位补码输出变量为Y(Y3Y2Y1Y0)，根据原码数转换为补码数的转换规则，可列真值表如表2-23所示。表2-234位原码-补码转换真值表

(3)化简逻辑函数。由表2-23可得到逻辑函数Y3～Y0的卡诺图，如图2-59所示。

由卡诺图化简，写出逻辑表达式如下：

(4)画逻辑图。根据以上表达式，画出4位原码-补码转换器逻辑图如图2-60所示。图2-594位原码-补码转换器卡诺图图2-604位原码-补码转换器逻辑图2.4.3利用已有组合集成电路实现其他组合逻辑函数

设计组合逻辑电路时，除了利用门电路可实现组合逻辑函数外，一些集成的组合逻辑电路也可实现其他组合逻辑函数。这里，主要介绍利用译码器及数据选择器实现组合逻辑函数。

1．使用译码器实现组合逻辑电路

由前面介绍的译码器可以看到，译码器的每一个输出实质上对应着输入变量的一个最小项。例如3线-8线译码器74HC138，其输出函数是：由上面各式可见，译码器的输出包含着输入变量的全部最小项，而且每一个输出函数都是一个最小项的反函数。

在第1章中，大家已经了解到逻辑函数可写成标准与或式(即最小项之和的表达式)，因此，根据组合逻辑函数输入变量的个数，选择合适的译码器，可实现逻辑函数功能。

译码器规模的选择应以译码器输入变量的个数与待实现组合逻辑函数输入变量的个数相等为原则。例如，欲实现三变量的组合逻辑函数F(A，B，C)，应选择3线-8线译码器(74HC138)；欲实现四变量的组合逻辑函数F(A，B，C，D)，应选择4线-16线译码器(4线-16线译码器可通过两片3线-8线译码器级联构造)。

【例2-6】利用译码器实现例2-4中的组合逻辑函数。

解在例2-4中，已经知道实现道路交通信号灯故障检测的组合逻辑函数是

由于输入变量个数为3，因而选择3线-8线译码器(74HC138)可实现该函数功能。

将上面的函数改写为标准与或式：若在电路连接时，将R、Y、G分别接到译码器的A2、A1、A0端，即A2 = R，A1 = Y，A0 = G，则上式可改写为：

变换表达式为与非-与非式：

由3线-8线译码器的输出函数可知

显然，在译码器的输出端增加一个与非门，即可实现例2-4中的组合逻辑函数。相应逻辑图如图2-61所示。图2-61用译码器实现组合逻辑函数的逻辑图

2．使用数据选择器实现组合逻辑电路

除了译码器，数据选择器也可用于实现组合逻辑函数。通过前面介绍的4选1数据选择器的逻辑表达式也可看到，数据选择器的输出函数同样包含了选择控制端(S1、S0)的所有最小项。例如，图2-29所示的4选1数据选择器(74HC153)，其输出函数是

显然，利用数据选择器同样可以实现组合逻辑函数。选择数据选择器规模时，待实现组合逻辑函数的输入变量个数n与数据选择器选择控制端的个数i之间，有如下关系：

n = i + 1

以此来确定数据选择器的规模。例如，欲实现三变量的组合逻辑函数F(A，B，C)，根据i =

3-1

=

2，则应选择2i选1(即4选1)数据选择器(74HC153)；欲实现四变量的组合逻辑函数F(A，B，C，D)，根据i =

4-1

=

3，则应选择8选1数据选择器(74HC151)。

【例2-7】利用数据选择器实现例2-4中的组合逻辑函数。

解已知例2-4中道路交通信号灯故障检测的组合逻辑函数是

由于输入变量个数为n = 3，由i = n - 1 = 3 - 1 = 2可知，应选择4选1的数据选择器(74HC153)实现该函数功能。

将函数改写为标准与或式：若在电路连接时，将Y、G分别接到数据选择器的S1、S0端，即S1 = Y，S0 = G，则上式可改写为

由于4选1数据选择器的输出函数式为

显然，若要用数据选择器实现Z函数，即Y = Z，只须令根据以上分析过程可知，如果将4选1数据选择器的输入端按以下关系连接，可实现Z函数的功能：

图2-62为按以上关系式连接的逻辑图。图2-62用数据选择器实现组合逻辑函数

2.5组合逻辑电路的时序分析

1．组合逻辑电路的波形图

组合逻辑电路中，在给出了输入变量随时间变化的波形后，根据函数中变量之间的逻辑关系，以及高低电平的正负逻辑关系，即可得到输出变量随时间变化的波形，这就是波形图，也称时序图。

【例2-8】函数，当A、B的输入波形如图2-63所示时，画出输出变量Y的波形。

解由表达式可知，A、B是异或关系，即A、B取值相同时Y = 0，A、B取值不同时Y = 1，以此关系可以很容易地画出Y的波形，如图2-63所示。图2-63函数时序图

【例2-9】画出图2-14所示的译码器在输入I2、I1、I0的波形如图2-64