数字逻辑与数字系统知到智慧树章节测试课后答案2024年秋山东建筑大学

数字逻辑与数字系统知到智慧树章节测试课后答案2024年秋山东建筑大学第一章单元测试

已知某电路的真值表如下表所示，该电路的逻辑表达式为（）。

A:F=ABCB:F=CC:都不是D:F=AB+C

答案:F=AB+C逻辑函数的值是（）

A:1B:BC:AD:都不是

答案:B已知“a=1b'1;b=3b'001;"那么{a,b}=（）

A:4b'0011B:3b'101C:3b'001D:4b'1001

答案:4b'1001为了避免总线冲突，可以连接外部设备和总线，控制外部设备分时向总线上传送数据的逻辑门是（）。

A:与门B:三态门C:异或门D:与非门

答案:三态门以下关于组合逻辑电路特点的叙述中，错误的是（）

A:一个特定应用场景对应的逻辑功能可能有不同的实现方式B:输出仅依赖于当前的输入，与以前的输入没有关系C:组合逻辑电路图和逻辑表达式之间是一一对应的关系D:组合逻辑电路真值表和逻辑表达式之间是一一对应的关系

答案:组合逻辑电路真值表和逻辑表达式之间是一一对应的关系(1011111)2=(A)8=（）10。

A:都不是B:145，95C:137，95D:127，94

答案:137，95一个逻辑函数如果有n个变量，则有2n个最小项。（）

A:错B:对

答案:对（）

A:错B:对

答案:对

第二章单元测试

带有控制端的译码器可以作为数据分配器。（）

A:错B:对

答案:对组合逻辑电路的输出仅仅取决于当前输入，与电路以前的状态无关。（）

A:错B:对

答案:对组合逻辑电路中，只要输入发生变化，输出就会立即发生变化，不存在延迟。（）

A:错B:对

答案:错在数字逻辑中，一个N输入的或门（ORgate）需要至少N个输入信号为高电平（逻辑1），其输出才为高电平。

A:对B:错

答案:错组合逻辑电路的输出仅仅依赖于当前输入的值，而与之前的输入值无关。

A:错B:对

答案:对

第三章单元测试

数据选择器，某瞬间在选择变量作用下，从多路信号中选出（）。

A:全部B:2路C:4路D:1路

答案:1路组合逻辑电路的特点是（）。

A:输出由当时和以前输入共同决定B:输出与以前输入有关C:输出与原来输出有关D:输出只由当时输入决定

答案:输出只由当时输入决定全加器有（）个输出端。

A:4B:1C:2D:3

答案:2锁存器、比较器、数据选择器、加法器都是组合电路逻辑部件。（）

A:错B:对

答案:错采用串行加法器比采用并行加法器的运算速度快。（）

A:对B:错

答案:错

第四章单元测试

在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。（）

A:32B:64C:8D:16

答案:32如图所示为某计数器的电路图，由此可判定该计数器为（）。

A:39进制计数器B:229进制计数器C:228进制计数器D:40进制计数器

答案:40进制计数器四位移位寄存器，现态Q0Q1Q2Q3为0110，经右移1位后其次态为（）。

A:0011或1011B:0011C:1100或1101D:1011

答案:0011或1011某基于74LS194的电路如图所示，在RD端输入一个负脉冲复位后开始工作，若某一时刻的现态Q0Q1Q2Q3为1000，则CP端再输入一个正脉冲后Q0Q1Q2Q3值为（）。

A:1100B:0001C:0100D:1000

答案:1100用一片74LS161和少量基本逻辑门设计一个序列信号发生器，如果要产生的序列信号为00010110，则首先需要利用74LS161实现几进制计数器。（）

A:23B:22C:8D:16

答案:8下列逻辑电路中为时序逻辑电路的是（）

A:数据选择器B:寄存器C:译码器D:加法器

答案:寄存器仅具有"保持"和"翻转"功能的触发器是T触发器。（）

A:错B:对

答案:对一个触发器可以存放一位二进制数，它具有记忆功能。（）

A:对B: