数字电子技术山东联盟-潍坊学院知到智慧树章节测试课后答案2024年秋潍坊学院

数字电子技术(山东联盟-潍坊学院）知到智慧树章节测试课后答案2024年秋潍坊学院第一章单元测试

十进制数25对应的八进制数为（

）。

A:

31B:10011C:

11001D:

19

答案:

31八进制数34.5对应的二进制数为（

）。

A:

011100.101B:

100010.1C:

0110100.101D:

00110100.0101

答案:

011100.101

与十进制数53.5等值的8421BCD码为（

）。

A:

101011.0101B:

110101.1C:

0110101.01D:

01010011.0101

答案:

01010011.0101

与十进制数（12.5）10等值的二进制数为（

）。

A:

C.5B:1100.01C:

1100.1D:

10010.0101

答案:

1100.1与八进制数(47.3)8等值的二进制数为（

）。

A:

100111.11B:

100111.011C:

01000111.011D:

1000111.011

答案:

100111.011

不同的数码只能用来表示数量的不同大小。

A:错B:对

答案:错

带有符号位的二进制负数的补码与原码相同。

A:错B:对

答案:错

格雷码具有任何相邻码只有一位码元不同的特性。

A:对B:错

答案:对

正数的反码是将符号位保持不变，其它各位都取反。

A:对B:错

答案:错

将8421BCD码加0011得到余3码，所以余3码也是一种恒权码。

A:对B:错

答案:错

第二章单元测试

当逻辑函数有n个变量时,共有(

)个变量取值组合?

A:

B:

nC:

D:

2n

答案:

逻辑函数F=A+B'+CD'的反函数F'=(

）。

A:

A'B(C'+D)B:

A'BC'+DC:

AB'(C'+D)D:

AB'(C+D')

答案:

A'B(C'+D)

用卡诺图化简下列逻辑函数，最简表达式为（

）。

A:F(A,B,C,D)=A′B′+AC′+C′D+B′DB:F(A,B,C,D)=A′B′+AC′+C′D+B′D′

C:F(A,B,C,D)=A′B+AC′+C′D+B′D′

答案:F(A,B,C,D)=A′B′+AC′+C′D+B′D′

已知逻辑函数的真值表表所示,列出该函数的最小项表达式（

）。

00000010010001111000101111011111

A:

F=A'B'C+AB'C+ABC'+ABC

B:

F=A'B'C'+AB'C+ABC'+ABC

C:

F=A'BC+AB'C+ABC'+ABC

D:

F=A'BC+A'BC'+ABC'+ABC

答案:

F=A'BC+AB'C+ABC'+ABC

求一个逻辑函数F的对偶式,可将F中的(

)。

A:

原变量换成反变量,反变量换成原变量B:

“·”换成“+”,“+”换成“·”C:

常数中“0”换成“1”,“1”换成“0”D:

变量不变

答案:

“·”换成“+”,“+”换成“·”；

常数中“0”换成“1”,“1”换成“0”；

变量不变

逻辑代数的三个重要规则是(

）。

A:

摩根定理B:

对偶规则C:

反演规则D:

代入规则

答案:

对偶规则；

反演规则；

代入规则

逻辑代数最基本的逻辑关系有(

)三种。

A:

与运算B:

非运算C:

异或运算D:

或运算

答案:

与运算；

非运算；

或运算

逻辑函数最小项的性质有（

）。

A:只有对应的变量取值使得最小项的值为0B:所有最小项的和为1C:只有对应的变量取值使得最小项的值为1D:任意两个最小项的积为0

答案:所有最小项的和为1；只有对应的变量取值使得最小项的值为1；任意两个最小项的积为0

若两个函数具有相同的真值表,则两个逻辑函数必然相等。

A:对B:错

答案:对

逻辑上相邻的八个最小项合并,可以消去三个因子。

A:对B:错

答案:对

第三章单元测试

以下电路中常用于总线应用的有(

)。

A:

三态门B:

CMOS与非门C:

漏极开路门D:

OC门

答案:

三态门

CMOS门电路输入端与地之间接10kΩ负载时，输入端相当于（

）。

A:

高电平B:

低电平C:

不确定

答案:

低电平以下电路中可以实现“线与”功能的有(

)。

A:

与非门B:

漏极开路门C:

三态输出门D:

集电极开路门

答案:

漏极开路门；

集电极开路门

三态门输出高阻状态时,以下(

)是正确的说法。

A:

用电压表测量指针不动B:

相当于悬空C:

电压不高不低D:

测量电阻指针不动

答案:

用电压表测量指针不动；

相当于悬空；

测量电阻指针不动

CMOS与非门电路多余的输入端可以（

）。

A:

与有用的输入端并接B:

悬空C:

接低电平D:

接高电平

答案:

与有用的输入端并接；

接高电平

CMOS反相器的电压传输特性曲线分为（

）三个区。

A:

截止区B:

线性区C:

饱和区D:

转折区

答案:

截止区；

饱和区；

转折区

TTL或非门的多余输入端可以接低电平。

A:对B:错

答案:对

普通的TTL与非门的输出端不可以并联在一起,否则可能会损坏器件。

A:错B:对

答案:对

CMOS非门与TTL非门的转折电压是相同的。

A:错B:对

答案:错对于两个输入端的TTL与非门，一个输入端接0.2V的电压，用万用表测得另一个输入端到地的电压为（

）。

A:0.7VB:0.2VC:3.4VD:1.4V

答案:0.2V

第四章单元测试

一个八选一的数据选择器,其地址输入(选择控制输入)端有(

)个。

A:

8B:

3C:

2D:

4

答案:

3若在编码器中有100个编码对象,则要求输出二进制代码位数为（

）位。

A:6

B:

10C:

7D:

8

答案:

7

用3线——8线译码器74LS138扩展成5线——32线的译码器，需要（

）片74LS138。

A:

5B:

4C:

3D:

6

答案:

4

写出如题图所示电路输出信号的逻辑表达式,说明其功能（

）。

A:

F=A'B'+AB,实现同或运算B:F=A'B+AB',实现异或运算

答案:

F=A'B'+AB,实现同或运算

函数F=A'C+AB,当变量的取值为(

)时,将出现竞争冒险现象。

A:

A=1,B=1B:

A=1,C=1C:

B=1,C=1D:

A=0,B=0

答案:

B=1,C=1

优先编码器的编码信号是相互排斥的,允许多个编码信号同时有效。

A:错B:对

答案:对

组合逻辑电路中产生竞争冒险的主要原因是输入端受到尖峰信号的干扰。

A:对B:错

答案:错

在组合逻辑电路中,任意时刻的输出只取决于该时刻的输入,与电路原来的状态无关。

A:错B:对

答案:对

全加器与半加器都是实现一位二进制数的加法运算,所以功能是相同的。

A:对B:错

答案:错设计一个具有三个输入逻辑变量的逻辑函数，可以选择（

）数据选择器。

A:四选一B:十六选一C:八选一

答案:四选一；八选一

第五章单元测试

SR锁存器输入端处的小圆圈表示(

)。

A:低电平无效B:不允许有输入低电平C:低电平有效D:不允许有输入信号

答案:低电平有效JK触发器的特性方程为(

)。

A:Q*=JQ'+K'QB:Q*=JQ+K'Q'C:Q*=DD:Q*=S+R'Q

答案:Q*=JQ'+K'Q已知R'、S'是与非门构成的SR锁存器的输入端，则约束条件为（

）。

A:R+S=1B:R'+S'=0C:R'+S'=1D:RS=1

答案:R'+S'=1对于JK触发器，若J=K=1,则可完成（

）触发器的逻辑功能。

A:TB:DC:T'D:SR

答案:T'下列属于脉冲触发方式的动作特点的是(

)。

A:在CLK=1的全部时间里输入信号都将对主触发器起控制作用。B:触发器的翻转分两步动作C:从触发器的状态在一个CLK的变化周期里只能改变一次。D:触发器的状态仅取决于CLK边沿时刻输入的逻辑状态;

答案:在CLK=1的全部时间里输入信号都将对主触发器起控制作用。；触发器的翻转分两步动作；从触发器的状态在一个CLK的变化周期里只能改变一次。触发器是具有记忆功能的逻辑单元。

A:对B:错

答案:对触发器的触发方式和逻辑功能之间并无固定的对应关系。

A:错B:对

答案:对边沿D触发器优点是既不会空翻，也没有一次变化的问题。

A:错B:对

答案:对在一个CLK的周期里,主从SR触发器和主从JK触发器的输出状态只可能改变一次。

A:对B:错

答案:对凡是电平触发的SR触发器，只有在CLK为高电平时,S和R信号才起作用。

A:错B:对

答案:错

第六章单元测试

8位移位寄存器，串行输入时经(

)个脉冲后，8位数码全部移入寄存器中

A:1B:4C:2D:8

答案:8同步计数器和异步计数器比较，同步计数器的显著优点是（

）。

A:工作速度高

B:触发器利用率高C:不受时钟CP控制D:电路简单

答案:工作速度高

下列关于同步二进制计数器74LS161和同步十进制计数器74LS160的关系叙述正确的是（

）。

A:74LS160与74LS161的功能表不同，且计数长度不同B:74LS160与74LS161的功能表相同，但计数长度不同。C:74LS160与74LS161的功能表相同，且计数长度相同D:74LS160与74LS161的功能表相同，但计数长度不同

答案:74LS160与74LS161的功能表相同，但计数长度不同下列方程组属于描述时序电路所用的方程组的是(

)。

A:状态方程组B:输入方程组C:驱动方程组D:输出方程组

答案:状态方程组；驱动方程组；输出方程组穆尔型时序逻辑电路，其输出信号仅仅取决于存储电路的状态。

A:错B:对

答案:对移位寄存器的数据输入方式只能采用串行输入方式（

）。

A:对B:错

答案:错同步置零法设计计数器，产生置零信号的状态不在稳定的状态循环中。

A:错B:对

答案:错计数器的模是指构成计数器的触发器的个数。

A:错B:对

答案:错当计数范围超出现有计数器的计数长度N，且不能分解成两个小于N的因数相乘时，不能采用整体置零或整体置数方式

A:错B:对

答案:错

移位寄存器74HC194A在正常工作状态下，可以实现(

)功能。

A:

左移B:

并行输入C:

保持D:

右移

答案:

左移；

并行输入；

保持；

右移

第七章单元测试

如图所示用555定时器接成施密特触发器为(

)。

A:

同相施密特触发器B:

反相施密特触发器C:不确定

答案:

反相施密特触发器

如图所示，555定时器接成单稳态触发器，所加的触发脉冲为(

)。

A:

正脉冲B:

负脉冲C:

正、负脉冲

答案:

负脉冲

施密特触发器可用于（

）。

A:脉冲整形B:

脉冲鉴幅C:波形变换

答案:脉冲整形；

脉冲鉴幅；波形变换

555定时器是一种多用途的数字-模拟混合集成电路，利用它可以构成（

）。

A:

施密特触发器B:

多谐振荡器C:

反相器D:

单稳态触发器

答案:

施密特触发器；

多谐振荡器；

单稳态触发器

反相输出的施密特触发器的电压传输特性与普通反相器的电压传输特性是相同的。

A:对B:错

答案:错

施密特触发器的正向转折电压与负向转折电压相同。

A:对B:错

答案:错集成的单稳态触发器74121可以用上升沿触发，也可以用下降沿触发。

A:对B:错

答案:对

多谐振荡器不需要外加触发信号,便能自激产生矩形脉冲。

A:对B:错

答案:对

用555定时器接成多谐振荡器，由于没有输入信号，所以无法产生方波脉冲。

A:对B:错

答案:错

单稳态触发器在暂稳态维持时间的长短取决于外加触发脉冲的宽度。

A:错B:对

答案:错

第八章单元测试

半导体存储器在电路结构上可以像寄存器那样把每个存储单元的输入和输出直接引出。

A:对B:错

答案:错PROM的内容一经写入，就不能修改，所以它只能写入一次。

A:错B:对

答案:对半导体存储器的容量用存储单元的数量来表示，通常表示为“字数*位数”的形式。

A:对B:错

答案:对用只读存储器ROM可以实现一个八段字符显示的译码器。

A:错B:对

答案:对对RAM存储器进行读操作时，应向存储器芯片送出（

）控制信号。

A:CS'=1和R/W'=1B:CS'=0和R/W'=1C:CS'=0和R/W'=0D:CS'=1和R/W'=0

答案:CS'=0和R/W'=1已知某存储器芯片有地址线12条，数据线8条，则该存储器的存储容量是（）。

A:4096*4位B:1024*8位C:2048*8位D:4096*8位

答案:4096*8位欲将容量为128*8位的RAM扩展为1024*8位的RAM，则需要（

)片128*8位的RAM。

A:10B:3

C:8D:4

答案:81024*8位的ROM对应的地址码是（

）

位。

A:

8B:

10C:

1024D:

16

答案:

10只读存储器的类型有（

）。

A:DRAMB:EPROMC:掩膜ROMD:PROM

答案:EPROM；掩膜ROM；PROMRAM的电路结构包含（

）三个组成部分。

A:地址译码器B:存储矩阵C:输出缓冲器D:读写控制电路

答案:地址译码器；存储矩阵；读写控制电路

第九章单元测试

PLD是可编程逻辑器件的简称。

A:错B:对

答案:对PAL器件中的或逻辑阵列是可以编程的。

A:错B:对

答案:错经过一定的编程，PAL专用输出结构可用作输入。

A:错B:对

答案:错由于采用了CMOS工艺，EPLD具有很高的噪声容限。

A:对B:错

答案:对FPGA中，CLB是输出逻辑模块的简称。

A:错B:对

答案:错关于FPGA的说法错误的是（

）。

A:FPGA的编程数据都是存放在EPROM中。B:FPGA中的IOB、CLB和互联资源都是可编程的。C:相比其它PLD产品，FPGA的集成度最低。D:断电后，FPGA的数据易丢失。

答案:相比其它PLD产品，FPGA的集成度最低。下列不属于PLD产品的是（

）。

A:FPGAB:PLCC:EPLDD:PAL

答案:PLCPAL器件是由以下（

）三部分组成的。

A:固定的与逻辑阵列

B:输出电路C:固定的或逻辑阵列D:可编程的与逻辑阵列

答案:输出电路；固定的或逻辑阵列；可编程的与逻辑阵列关于可编程逻辑器件的说法正确的是（

）。

A:PLD开发系统中的硬件部分由计算机和编程器构成。B:PAL的电路基本结构是与-或逻辑阵列型。C:每次开始工作时，FPGA都要重新装载编程数据。D:在将FPGA的逻辑单元组成复杂系统时，不同的信号传输途径传输延迟时间是确定的。

答案:PLD开发系统中的硬件部分由计算机和编程器构成。；PAL的电路基本结构是与-或逻辑阵列型。；每次开始工作时，FPGA都要重新装载编程数据。GAL是通用阵列逻辑器件，是最早推出的