《数字电子技术》课件第九章

第九章半导体存储器和可编程逻辑器件9.1半导体存储器9.2可编程逻辑器件PLD9.1半导体存储器

9.1.1只读存储器(ROM)

ROM的一般结构如图9-1所示。它主要由地址译码器、存储矩阵及输出缓冲器组成。图9-1n字m位ROM结构图9-2是具有两位地址输入和四位数据输出的ROM结构图，其存储单元用二极管构成。

图中W0~W3四条字线分别选择存储矩阵中的四个字，每个字存放四位信息。制作时，若在某个字的某一位存入“1”，则在该字的字线Wi与位线Dj之间接入二极管；反之，就不接二极管。图9-2二极管ROM结构图读出数据时，首先输入地址码，同时输出缓冲级三态控制端，使输出缓冲级工作，则在数据输出端D3~D0可以获得该地址对应字中所存储的数据。例如，当A1A0=00时，W0=1,W１=W2=W3=0，所以W0被选中，读出W0对应字中的数据D3D2D1D0=1100。当A1A0为01、10、11时，依次读出的数据是1001、1010、1101。该ROM存储的数据如表9-1所示。9.1.2ROM在组合逻辑设计中的应用

例如，在表9-1中，将输入地址A1A0视为输入变量，而将D3、D2、D1、D0视为一组输出逻辑变量，则D3、D2、D1、D0就是A1、A0的一组逻辑函数。从与或逻辑网络的角度看，ROM中的地址译码器形成了输入变量的所有最小项，即实现了逻辑变量的“与”运算。ROM中的存储矩阵实现了最小项的“或”运算，即形成了各个逻辑函数，如上所述。基于这一分析，可以把ROM看做是一个与或阵列，如图9-3所示，其中(a)为ROM的框图，(b)为ROM的符号矩阵图。在图9-3(b)中，与阵列中的小圆点表示各逻辑变量之间的“与”运算，或阵列中的小圆点表示各最小项之间的“或”运算。该图中的小圆点是根据逻辑表达式画出的，因而它就是图9-2所示ROM的符号矩阵图。图9-3ROM的与或阵列图(a)框图；(b)符号矩阵

用ROM实现逻辑函数一般按以下步骤进行：

(1)根据逻辑函数的输入、输出变量数，确定ROM容量，选择合适的ROM。

(2)写出逻辑函数的最小项表达式，画出ROM阵列图。

(3)根据阵列图对ROM进行编程。例1

用ROM实现四位二进制码到格雷码的转换。

解

(1)输入是四位二进制码B3~B0，输出是四位格雷码，故选用容量为24×4的ROM。

(2)列出四位二进制码转换为格雷码的真值表，如表9-2所示。由表可写出下列最小项表达式：

(3)可画出四位二进制码转换为格雷码的转换器的ROM符号矩阵，如图9-4所示。图9-4四位二进制码转换为四位格雷码阵列图9.1.3ROM的编程及分类1.掩膜ROM

掩膜ROM中存放的信息是由生产厂家采用掩膜工艺专门为用户制作的，这种ROM出厂时其内部存储的信息就已经“固化”在里边了，所以也称固定ROM。它在使用时只能读出，不能写入，因此通常只用来存放固定数据、固定程序和函数表等。

2.可编程ROM(PROM)

PROM在出厂时，存储的内容为全0(或全1)，用户根据需要，可将某些单元改写为1(或0)。这种ROM采用熔丝或PN结击穿的方法编程，由于熔丝烧断或PN结击穿后不能再恢复，因此PROM只能改写一次。熔丝型PROM的存储矩阵中，每个存储单元都接有一个存储管，但每个存储管的一个电极都通过一根易熔的金属丝接到相应的位线上，如图9-5所示。用户对PROM编程是逐字逐位进行的。首先通过字线和位线选择需要编程的存储单元，然后通过规定宽度和幅度的脉冲电流将该存储管的熔丝熔断，这样就将该单元的内容改写了。图9-5熔丝型PROM的存储单元冲电流将该存储管的熔丝熔断，这样就将该单元的内容改写了。

采用PN结击穿法的PROM的存储单元原理图如图9-6(a)所示，字线与位线相交处由两个肖特基二极管反向串联而成。正常工作时二极管不导通，字线和位线断开，相当于存储了“0”。若将该单元改写为“1”，可使用恒流源产生约100~150mA电流，使VD2击穿短路，存储单元只剩下一个正向连接的二极管VD1(见图9-6(b))，相当于该单元存储了“1”；未击穿VD2的单元仍存储“0”。图9-6PN结击穿型PROM的存储单元3.可擦除的可编程ROM(EPROM)(1)EPROM的存储单元采用浮栅雪崩注入MOS管OxideSemiconductor,简称FAMOS管)或叠栅注入MOS管(StackedgateInjuctionMetalOxideSemiconductor,简称SIMOS管)。图9-7是SIMOS管的结构示意图和符号，它是一个N沟道增强型的MOS管，有Gf和Gc两个栅极。Gf栅没有引出线，而是被包围在二氧化硅(SiO2)中，称之为浮栅，Gc为控制栅，它有引出线。若在漏极D端加上约几十伏的脉冲电压，使得沟道中的电场足够强，则会造成雪崩，产生很多高能量的电子。此时若在Gc上加高压正脉冲，形成方向与沟道垂直的电场，便可以使沟道中的电子穿过氧化层面注入到Gf，于是Gf栅上积累了负电荷。由于Gf栅周围都是绝缘的二氧化硅，泄漏电流很小，所以一旦电子注入到浮栅之后，就能保存相当长的时间(通常浮栅上的电荷10年才损失30%)。图9-7SIMOS管的结构和符号如果浮栅Gf上积累了电子，则使该MOS管的开启电压变得很高。此时给控制栅(接在地址选择线上)加+5V电压时，该MOS管仍不能导通，相当于存储了“0”；反之，若浮栅Gf上没有积累电子，MOS管的开启电压较低，因而当该管的控制栅被地址选中后，该管导通，相当于存储了

“1”。可见，SIMOS管是利用浮栅是否积累负电荷来表示信息的。这种EPROM出厂时为全“1”，即浮栅上无电子积累，用户可根据需要写“0”。擦除EPROM的方法是将器件放在紫外线下照射约20分钟，浮栅中的电子获得足够能量，从而穿过氧化层回到衬底中，这样可以使浮栅上的电子消失，MOS管便回到了未编程时的状态，从而将编程信息全部擦去，相当于存储了全“1”。对EPROM的编程是在编程器上进行的，编程器通常与微机联用。

(2)E2PROM的存储单元如图9-8所示，图中V2是选通管，V1是另一种叠栅MOS管，称为浮栅隧道氧化层MOS管(FloatinggateTunnelOxideMOS，简称Flotox管)，其结构如图9-9所示。图9-8E2PROM的存储单元图9-9Flotox管的结构和符号

(3)快闪存储器(FlashMemory)是新一代电信号擦除的可编程ROM。它既吸收了EPROM结构简单、编程可靠的优点，又保留了E2PROM用隧道效应擦除快捷的特性，而且集成度可以做得很高。

图9-10(a)是快闪存储器采用的叠栅MOS管示意图。其结构与EPROM中的SIMOS管相似，两者区别在于浮栅与衬底间氧化层的厚度不同。在EPROM中氧化的厚度一般为30~40nm，在快闪存储器中仅为10~15nm，而且浮栅和源区重叠的部分是源区的横向扩散形成的，面积极小，因而浮栅-源区之间的电容很小，当Gc和S之间加电压时，大部分电压将降在浮栅-源区之间的电容上。快闪存储器的存储单元就是用这样一只单管组成的，如图9-10(b)所示。图9-10快闪存储器(a)叠栅MOS管；(b)存储单元9.1.4随机存取存储器(RAM)1.静态随机存储器(SRAM)(1)基本结构。SRAM主要由存储矩阵、地址译码器和读/写控制电路三部分组成，其框图如图9-11所示。图9-11SRAM的基本结构地址译码器一般都分成行地址译码器和列地址译码器两部分，行地址译码器将输入地址代码的若干位A0~Ai译成某一条字线有效，从存储矩阵中选中一行存储单元；列地

址译码器将输入地址代码的其余若干位(Ai+1~An－1)译成某一根输出线有效，从字线选中的一行存储单元中再选一位(或n位)，使这些被选中的单元与读/写电路和I/O(输入/输出端)接通，以便对这些单元进行读/写操作。

2)SRAM的静态存储单元

静态RAM的存储单元如图9-12所示。图9-12(a)是

由六个NMOS管(V1~V6)组成的存储单元。V1、V2构成的反相器与V3、V4构成的反相器交叉耦合组成一个RS触发器，可存储一位二进制信息。Q和Q是RS触发器的互补输出。

V5、V6是行选通管，受行选线X(相当于字线)控制。图9-12SRAM存储单元(a)六管NMOS存储单元；(b)六管CMOS存储单元

2.动态随机存储器(DRAM)

动态RAM的存储矩阵由动态MOS存储单元组成。动态MOS存储单元利用MOS管的栅极电容来存储信息，但由于栅极电容的容量很小，而漏电流又不可能绝对等于0，所以电荷保存的时间有限。为了避免存储信息的丢失，必须定时地给电容补充漏掉的电荷。通常把这种操作称为“刷新”或“再生”，因此DRAM内部要有刷新控制电路，其操作也比静态RAM复杂。尽管如此，由于DRAM存储单元的结构能做得非常简单，所用元件少，功耗低，因而目前已成为大容量RAM的主流产品。动态MOS存储单元有四管电路、三管电路和单管电

路等。四管和三管电路比单管电路复杂，但外围电路简单，一般容量在4K以下的RAM多采用四管或三管电路。图9-13(a)为四管动态MOS存储单元电路。图中，V1和V2为两个N沟道增强型MOS管，它们的栅极和漏极交叉相连，信息以电荷的形式储存在电容C1和C2上，V5、V6是同一列中各单元公用的预充管，是脉冲宽度为1μs而周期一般不大于2ms的预充电脉冲，CO1、CO2是位线上的分布电容，其容量比C1、C2大得多。图9-13动态MOS存储单元(a)四管动态MOS存储单元；(b)单管动态MOS存储单元9.1.5存储器容量的扩展

1.位数的扩展

存储器芯片的字长多数为一位、四位、八位等。当实际存储系统的字长超过存储器芯片的字长时，需要进行位扩展。

位扩展可以利用芯片的并联方式实现，图9-14是用八片1024×1位的RAM扩展为1024×8位RAM的存储系统框图。图中八片RAM的所有地址线、R/W、CS分别对应并接在一起，而每一片的I/O端作为整个RAM的I/O端的一位。图9-14RAM的位扩展连接法

2.字数的扩展

字数的扩展可以利用外加译码器控制芯片的片选(CS)

输入端来实现。图9-15是用字扩展方式将四片256×8位的RAM扩展为1024×8位RAM的系统框图。图中，译码器的

输入是系统的高位地址A9、A8,其输出是各片RAM的片选信号。图9-15RAM的字扩展9.2可编程逻辑器件PLD1.PLD器件的发展概况2.可编程逻辑器件的特点减少系统的硬件规模。(2)增强逻辑设计的灵活性。(3)缩短系统设计周期。(4)简化系统设计，提高系统速度。(5)降低系统成本。9.2.1PLD的电路简介1.基本门电路的PLD表示法图9－16表示PLD的典型输入缓冲器。如用真值表表示，它的两个输出是其输入的原码和反码。图9-16PLD输入缓冲器图9-17给出与门的两种表示法：传统表示法和PLD表示法。传统表示法中的与门的三个输入A，B和C，在PLD表示法中称为三个输入项；而多输入与门的输出D称为“积项”。或门也有类似的表示。图9-17与门表示法图9-18给出了PLD的三种连接方式：实点连接表示硬线连接，即固定连接，不能够通过编程改变；×连接表示可编程互连，即可通过用户编程实现接通连接；交叉点无×和实点，表示无任何连接，称断开连接。图9-18PLD连接法图9-19给出了与门的四种情况：

表示输入被编程接通，这种表示要求在输入处均打×；但为了简化只在与门符号内打×，而输入则不再打×，如L2所示;L3=1，表示与门全部输入项均不接通，保持悬浮的“1”状态；L4=AB，表示输入A、B为硬线连接。图9-19与门的省缺情况

2.PROM电路的PLD表示法

图9-20表示PROM基本结构，它由固定的与阵列和可编程的或阵列组成。与阵列是“全译码”阵列，即输入I0~I2的全部可能组合都有一个积项。因此，当有n个输入时，就有2n个输入项，2n个积项。由于全译码方式使与阵列以2n增长，因而使PROM成为一个规模大而昂贵的器件。而2n大小的与阵列，使PROM的开关时间加长，因而PROM一般比其它PLD器件慢。再有，大多数逻辑函数不需要使用输入的全部可能组合，因为其中许多组合是无效的或不可能出现的，这就使得PROM的与阵列不能得到充分利用。图9-20PROM电路的PLD表示法

3.FPLA电路的PLD表示

现场可编程逻辑阵列FPLA(FieldProgrammableLogicArray)是在20世纪70年代中期设计出来的，是处理逻辑函数的一种更有效的方法，如图9-21所示。FPLA的基本结构类似于PROM。然而，它的与阵列和或阵列都是可编程的。为了提供一种规模较小，较快速的阵列，FPLA中的与阵列不是全译码的，而是“部分译码”的，而且其积项可由任一个或全部“或”项所共用。图9-21FPLA电路的PLD表示法

例2

试用FPLA实现例1要求的四位二进制码转换为格雷码的转换电路。解用卡诺图对表9-2进行化简，如图9-22所示，则得式中共有7个乘积项，它们是用这些乘积项表示式，可得图9-22例2化简的卡诺图根据上式可画出FPLA的阵列结构，如图9-23所示。图9-23例2的FPLA阵列图

4.PAL电路

可编程阵列逻辑器件PAL，是20世纪70年代后期推出的PLD器件。它采用可编程与门阵列、固定连接或门阵列和输出电路三部分组成的基本结构形式，一般采用熔丝编程技术实现与门阵列的编程。图9-24是PAL编程前的结构图，它的每个输出信号包含两个与项。图9-24PAL的基本结构

(1)专用输出结构。这种结构的输出端只能输出信号，不能兼作输入，例如四个乘积项的或非门输出结构，如图9-25(a)所示。输入信号I经过输入缓冲器与输入行相连。图中的输出部分采用或非门，输出用O标记，表示低电平有效。若输出部分采用或门，则高电平有效。有的器件还用互补输出的或门，则称为互补型输出。这种输出结构只适用于实现组合逻辑函数。目前常用的产品有PAL10H8(10输入、8输出、高电平有效)、PAL10L8、PAL16C1(16输入、1输出、互补型)等。

(2)可编程I/O结构。可编程I/O结构如图9-25(b)所示，图中或门经三态缓冲器由I/O端引出，三态门受最上一个与门所对应的乘积项控制，I/O端的信号也可经过缓冲器反馈到与阵列的输入端。

当最上一个与门输出为“0”时，三态门禁止，输出呈高阻状态，I/O引脚作输入使用；当与门输出为“1”时，三态门被选通，I/O引脚作输出用。这种结构的产品有PAL16L8、

PAL20L10等。

(3)寄存器输出结构。寄存器输出结构如图9-25(c)所示。这种结构输出端有一个D触发器，在时钟上升沿作用下先将或门的输出(输入乘积项的和)寄存在D触发器，当使能信号EN有效时，Q端的信号经三态缓冲器反相后输出，输出低电平有效。触发器的Q端还可以通过反馈缓冲器送至与阵列的输入端，因而这种结构PAL能记忆原来的状态，从而实现时序逻辑功能。这种结构的PAL产品有PAL16R4、PAL168等。

(4)异或型输出结构。异或型输出结构如图9-25(d)所示。其输出部分有两个或门，它们的输出经异或门进行异或运算后再经D触发器和三态缓冲器输出。这种结构不仅便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作。图9–25PAL的四种输出结构(a)专用输出结构；(b)可编程I/O结构；

(c)寄存器输出结构；(d)异或型输出结构

5.GAL电路

PLA器件的发展给逻辑设计带来了很大的灵活性，但它还存在着不足之处:一方面，它采用熔丝连接工艺，只能一次性编程，因而使用者要承担一定的风险;另一方面,PAL器件输出电路结构的类型繁多，会给用户带来不便。

GAL是Lattice公司于1985年首先推出的新型可编程逻辑器件。它采用了电擦除、电可编程的E2CMOS工艺制作，可以用电信号擦除并反复编程上百次。GAL器件输出端设置了可编程的输出逻辑宏单元OLMC(OutputLogicMacroCell)，通过编程可以将OLMC设置成不同的输出方式。这样,同一型号的GAL器件可以实现PAL器件所有的各种输出电路工作模式，取代了大部分PAL器件，因此称为通用可编程逻辑器件。

GAL器件的特点

GAL器件有以下优点：

①采用电擦除工艺和高速编程方法，使编程改写变得方便、快速，整个芯片改写只需数秒钟，一片可改写100次以上。

②采用高性能的E2CMOS工艺，保证了GAL的高速度和低功耗。存取速度为12~40ns，功耗仅为双极性PAL器件的1/2或1/4(90mA或45mA)，编程数据可保存20年以上。③采用可编程的输出逻辑宏单元(OLMC)，使得GAL器件对复杂逻辑门设计具有极大的灵活性。GAL16V8可以仿真或代替20脚的PAL器件约21种。

④可预置和加电复位全部寄存器，具有100%的功能可测试性。

⑤备有加密单元，可防止他人抄袭设计电路。

⑥备有电子标签(ES)，方便了文档管理，提高了生产效率。正由于GAL器件具有这些优点，因此GAL器件出现后很快得到普遍应用。但GAL和PAL一样都属于低密度PLD，其共同缺点是规模小，每片相当于几十个等效门电路，只能代替2~4片MSI器件，远达不到LSI和VLSI专用集成电路的要求。另外，GAL在使用中还有许多局限性，如一般GAL只能用于同步时序电路，各OLMC中的触发器只能同时置位或清零，每个OLMC中的触发器和或门还不能充分发挥其作用，且应用灵活性差等。

6.高密度可编程逻辑器件

通常将集成密度大于1000个等效门/片的PLD称为高密度可编程逻辑器件(HDPLD),它包括可擦除可编程逻辑器件EPLD、复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA三种类型。

20世纪90年代以后，高密度可编程逻辑器件在集成密度、生产工艺、器件的编程和测试技术等方面发展都十分迅速。目前HDPLD的集成密度一般可达数千和上万门，CPLD和FPGA的集成度最多已可达25万等效门。CPLD的最高工作速度已达180MHz，FPGA的门延迟已小于3ns。可编程集成电路的线宽已发展到0.35μm，甚至已达到深亚微米级。在系统可编程技术、边界扫描技术的出现也使可编程器件在编程技术、测试技术和系统可重构技术

方面有了很快的发展。目前世界各著名半导体器件公司，如Xilinx、Altera、Lattice、AMD、Atmel等，均可提供各种不同类型的EPLD、CPLD和FPGA产品。

EPLD是20世纪80年代中期Altera公司推出的新型可擦除、可编程逻辑器件。它采用了UVEPROM工艺，以叠栅注入MOS管作为编程单元，所以不仅可靠性高，可以改写，而且集成度高、造价便宜。目前EPLD产品的集成度最高已达1万门以上。EPLD的结构与GAL相似，它大量增加了输出逻辑宏单元的数目，提供了更大的与阵列，而且增加了对OLMC中触发器的预置和异步置0功能，因此它的OLMC要比GAL中的OLMC有更大的使用灵活性。

EPLD保留了逻辑块的结构，内部连线相对固定，即使是大规模集成容量器件，其内部延时也很小，因而有利于器件在高频率下工作，但EPLD内部的互连能力很弱，FPGA出现后它曾受到冲击，直到CPLD出现后才有所改变。

CPLD是在EPLD基础上发展起来的器件。与EPLD相比，它增加了内部连线，对逻辑宏单元和I/O单元都作了重大改进。CPLD采用E2CMOS工艺制作，有些CPLD内部还集成了RAM、FIFO或双口RAM等存储器，兼有FPGA的特性，许多CPLD还具备在系统编程能力，因此它比EPLD功能更强，使用更灵活。

FPGA是20世纪80年代中期出现的高密度可编程逻辑器件。与前面讨论过的可编程器件相比，FPGA不受与或阵列结构上的限制以及含有触发器和I/O端数量上的限制，可以靠内部的逻辑单元以及它们的连接构成任何复杂的逻辑电路，更适合实现多级逻辑功能，并且具有更高的密度和更大的灵活性。目前FPGA已成为设计数字电路或系统的首选器件之一。5.GAL电路(1)GAL的基本结构。①8个输入缓冲器和8个输出反馈/输入缓冲器。②8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应1个I/O引脚。③由8×8个与门构成的与阵列，共形成64个乘积项，每个与门有32个输入项，由8个输入的原变量、反变量(16)和8个反馈信号的原变量、反变量(16)组成，故可编程与阵列共有32×8×8=2048个可编程单元。④系统时钟CK和三态输出选通信号OE的输入缓冲器。9.2.2PLD的开发

PLD的开发是指利用开发系统的软件和硬件对PLD进行设计和编程的过程。

开发系统软件是指PLD专用的编程语言和相应的汇编程序或编译程序。低密度PLD早期使用汇编型软件，如PALASM、FM等。这类软件不具备自动化简功能，只能用化简后的与或逻辑表达式进行设计输入，而且对不同类型的PDL兼容性较差。20世纪80年代以后出现了编译型软件，如ABEL、CUPL等。这类软件功能强、效率高，可以采用高级编程语言输入，具有自动化简和优化设计功能，而且兼容性好，因而很快得到推广和应用。高密度PLD出现以后，各种新的EDA工具不断出现，并向集成化方向发展。这些集成化的开发系统软件(软件包)可以从系统设计开始，完成各种形式的设计输入，并进行

逻辑优化、综合和自动布局布线以及系统仿真、参数测试、分析等芯片设计的全过程工作。高密度PLD的开发系统软件可以在PC机或工作站上运行。目前能在PC机上运行的常用软件有Xilinx公司的XACT5.0Foundation、Lattice公司的ISPSynarioSystem和Altera公司的MAX+PLUSⅡ等。

1.可编程逻辑器件的设计过程

可编程逻辑器件的设计流程如图9-26所示，它主要包括设计准备、设计输入、设计处理和器件编程四个步骤，同时包括相应的功能仿真、时序仿真和器件测试三个设计验证过程。图9-26PLD设计流程

(1)设计准备。采用有效的设计方案是PLD设计成功的关键，因此在设计输入之前首先要考虑两个问题：①选择系统方案，进行抽象的逻辑设计；②选择合适的器件，满

足设计的要求。对于低密度PLD，一般可以进行书面逻辑设计，将电路的逻辑功能直接用逻辑方程、真值表状态图或原理图等方式进行描述，然后根据整个电路输入、输出端数以及所需要的资源(门、触发器数目)选择能满足设计要求的器件系列和型号。器件的选择除了应考虑器件的引脚数、资源外，还要考虑其速度、功耗以及结构特点。对于高密度PLD，系统方案的选择通常采用“自顶向下”的设计方法。首先在顶层进行功能框图的划分和结构设计，然后再逐级设计低层的结构。一般描述系统总功能的模块放在最上层，称为顶层设计；描述系统某一部分功能的模块放在下层，称为底层设计。底层模块还可以再向下分层。这种“自顶向下”和分层次的设计方法使整个系统设计变得简洁和方便，并且有利于提高设计的成功率。目前系统方案的设计工作和器件的选择都可以在计算机上完成，设计者可以采用国际标准的两种硬件描述语言VHDL或Verilog对系统级进行功能描述，并选用各种不同的芯片进行平衡、比较，从而选择最佳结果。

(2)设计输入。设计者将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程称为设计输入。它通常有原理图输入、硬件描述语言输入和波形输入等多种方式。

原理图输入是一种最直接的输入方式，它大多数用于对系统或电路结构很熟悉的场合，但系统较大时，这种方法的相对输入效率较低。硬件描述语言是用文本方式描述设计，它分为普通的硬件描述语言和行为描述语言。普通硬件描述语言有ABEL-HDL、CUPL等，它们支持逻辑方程、真值表等逻辑表达方式。行为描述语言是指高层硬件描述语言VHDL和Verilog，它们有许多突出的优点，如语言的公开可利用性，便于组织大规模系统的设计，有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间转换也非常方便。

(3)设计处理。从设计输入完成以后到编程文件产生的整个编译、适配过程通常称为设计处理或设计实现。它是器件设计中的核心环节，是由计算机自动完成的，设计者只能通过设置参数来控制其处理过程。在编译过程中，编译软件对设计输入文件进行逻辑化简、综合和优化，并适当地选用一个或多个器件自动进行适配和布局、布线，最后产生编程用的编程文件。编程文件是可供器件编程使用的数据文件。对于阵列型PLD来说，编程文件是指产生熔丝图文件即JEDEC(简称JED)文件，它是电子器件工程联合会制定的标准格式；对于FPGA来说，编程文件是指生成位流数据文件(BitstreamGeneration)。

(4)设计校验。设计校验过程包括功能仿真和时序仿真，这两项工作是在设计输入和设计处理过程中同时进行的。功能仿真是在设计输入完成以后的逻辑功能验证，又称前仿真。它没有延时信息，对于初步功能检测非常方便。时序仿真在选择好器件并完成布局、布线之后进行，又称后仿真或定时仿真。时序仿真可以用来分析系统中各部分的时序关系以及仿真设计性能。

5)器件编程。编程是指将编程数据放到具体的PLD

中去。

对阵列型PLD来说，是将JED文件“下载(DownLoad)”到PLD中去；对FPGA来说，是将位流数据文件“配置”到器件中去。器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。普通的PLD和一次性编程的FPGA需要专用的编程器完成器件的编程工作。基于SRAM的FPGA可以由EPROM或微处理器进行配置。ISP