《EDA技术及应用-Verilog HDL版》课件第7章

7.1实验一：计数器电路的设计

7.2实验二：算术运算电路的设计

7.3实验三：可调信号发生器的设计

7.4实验四：数字频率计的设计

7.5实验五：数字秒表的设计

7.6实验六：交通灯信号控制器的设计

7.7实验七：FIR滤波器的设计

7.8实验八：CORDIC算法的应用设计

7.9实验报告范例

第7章EDA技术实验

1．实验目的

(1)学习QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)学习GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)熟悉VerilogHDL程序的基本结构和元件实例化语句的使用。7.1实验一：计数器电路的设计

2．实验内容

设计并调试好一个计数范围为0～9999的4位十进制计数器电路cnt9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI1032E-PLCC84，或EPM7128S-PL84，或XCS05/XCS10-PLCC84芯片)进行硬件验证。

3．实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4．参考资料

第4.2节、第4.3节、第4.4节、第4.5节、第5.1节和第5.2节。

1．实验目的

(1)进一步熟悉和掌握QuartusⅡ/ISEDesignSuite/ispLEVER软件的使用。

(2)进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。

(3)学习和掌握VerilogHDL过程区块语句、if条件语句、case选择语句、for循环语句和元件实例化语句等的综合使用。7.2实验二：算术运算电路的设计

2．实验内容

进行加法器、乘法器与除法器等算术运算电路的设计与调试：①设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器；②设计并调试一个8位的移位乘法器/定点乘法器/布斯乘法器；③设计并调试一个8位的移位除法器/重存除法器/非重存除法器。并用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3．实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4．参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.1～6.3节。

1．实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)学习和掌握VerilogHDL过程区块语句、case选择语句、if条件语句和元件实例化语句等的综合使用。

(4)学习LPM兆功能只读存储块ROM的使用及存储器模块的初始化方法。

(5)学习使用QuartusⅡ8.0中的SignalTapⅡ嵌入式逻辑分析仪的使用。7.3实验三：可调信号发生器的设计

2．实验内容

设计一个可调信号发生器，可产生正弦波、方波、三角波和锯齿波四种信号，能够实现信号的转换，并具有频率可调的功能。

用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3．实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4.参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.4节。

1．实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)学习和掌握VerilogHDL过程区块语句、if条件语句、连续赋值语句和元件实例化语句等的综合使用。

(4)学习计数器、寄存器等VerilogHDL基本逻辑电路的综合设计应用。7.4实验四：数字频率计的设计

2.实验内容

设计并调试好8位十进制数字频率计，用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3．实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4．参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.6节。

1.实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)学习和掌握VerilogHDL过程区块语句、if条件语句和元件实例化语句等的综合使用。

(4)熟悉计数器、分频器等VerilogHDL基本逻辑电路的综合设计应用，掌握程序仿真时根据实际情况进行有关参数调整的方法。7.5实验五：数字秒表的设计

2.实验内容

设计并调试好一个计时范围为0.01 s～1 h的数字秒表，用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3.实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4.参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.7节。

1.实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)学习和掌握VerilogHDL过程区块语句、if条件语句、case选择语句、for循环语句和元件实例化语句等的综合使用。

(4)学习计数器、分频器、选择器等VerilogHDL基本逻辑电路、动态扫描显示电路和状态机控制电路的综合设计应用。7.6实验六：交通灯信号控制器的设计

2.实验内容

设计并调试好一个十字交叉路口的交通灯信号控制器，具体要求为：

(1)为了控制的方便，设置了两个开关SW1和SW2，其中固定开关SW1实现交通警察人为监督交通秩序和无人自动控制交通秩序之间的切换，默认开关置于高电平端，为自动控制模式——交通灯按照事先的规定工作，开关置于低电平端时，为人为监督控制模式(交通灯不再工作)。点动开关SW2用于整个系统的总复位，如系统出现故障时，就需要总复位。

(2)当交通灯处于无人自动控制工作状态时，若方向1绿灯亮，则方向2红灯亮。计数55 s后，方向1的绿灯熄灭、黄灯亮，再计数5 s后，方向1的黄灯熄灭、红灯亮，同时方向2的绿灯亮，然后方向2重复方向1的过程，这样就实现了无人自动控制交通灯。有关控制的定时使用倒计时方式，计时过程用数码管进行显示。

交通控制器拟由单片的CPLD/FPGA来实现，经分析设计要求，整个系统可由6个模块组成：①主控制模块control；

②55 s倒计时模块cnt55；③5 s倒计时模块cnt05；④时钟信号分频模块fdiv；⑤显示数据多路选择模块dispsel；⑥数据动态显示驱动模块display。详见第6.8节的图6.29。

用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3.实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4.参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.8节。

1.实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)掌握GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)学习VerilogHDL程序设计中LPM兆功能块的程序调用及参数传递方法。

(4)学习数字信号处理算法的分析、设计、编程与调试方法，包括参数的量化、数据的延迟、流水线的使用、仿真数据的输入、仿真结果的分析等。7.7实验七：FIR滤波器的设计

2.实验内容

根据第6.10节图6.35所示的转置FIR滤波器的原理，完成一个滤波器长度为4的DaubechiesDB4转置FIR滤波器的设计。该滤波器的系数为

G(Z)=0.48301+0.8365Z－1+0.2241Z－2－0.1294Z－3

若将系数设为8位(加上符号位)精度模式，则

G(Z) = 

这时需注意：变换后的结果要除以256才是实际的输出。

用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3.实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4.参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.10节。

1.实验目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER软件的基本使用方法。

(2)熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

(3)熟悉CORDIC算法的基本原理，掌握其应用设计的编程方法。

7.8实验八：CORDIC算法的应用设计

(4)熟悉VerilogHDL中函数的设计与调用方法，学习元件实例化的参数传递方法。

(5)学习数字信号处理算法的分析、设计、编程与调试方法，包括参数的量化、数据的延迟、流水线的使用、仿真数据的输入、仿真结果的分析等。

2.实验内容

查找和阅读CORDIC算法及其应用的有关参考文献，完成一个求解1/ex硬件电路的VerilogHDL程序设计与调试。

用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。

3.实验要求

(1)画出系统的原理框图，说明系统中各主要组成部分的功能。

(2)编写各个VerilogHDL源程序。

(3)根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

(4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

(5)记录系统仿真、逻辑综合及硬件验证结果。

(6)记录实验过程中出现的问题及解决办法。

4.参考资料

第4.3节、第4.4节、第4.5节、第5.1节、第5.2节、第6.11节。实验X0～9999的计数器电路的设计

1.实验目的

(1)进一步熟悉和掌握QuartusⅡ软件的使用。

(2)进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。

(3)学习和掌握VerilogHDL过程区块语句、条件语句和元件实例化语句的使用。7.9实验报告范例

2.实验内容

设计并调试好一个计数范围为0～9999的4位十进制计数器电路cnt9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI1032E-PLCC84，或EPM7128S-PL84，或XCS05/XCS10-PLCC84芯片)进行硬件验证。

3．实验条件

(1)开发软件：QuartusⅡ8.0。

(2)实验设备：GW48-CKEDA实验开发系统。

(3)拟用芯片：EPM7128S-PL84。

4．实验设计

1)系统原理框图

为了简化设计并便于显示，本计数器电路cnt9999的设计分为两个层次。其中，底层电路包括四个十进制计数器模块cnt10，再由这四个模块按照图7.1所示的原理图构成顶层电路cnt9999。图7.1cnt9999电路原理图

2) VerilogHDL程序

计数器cnt9999的底层和顶层电路均采用VerilogHDL文本输入，有关VerilogHDL程序如下：

(1) cnt10的VerilogHDL源程序：

//cnt10.v

modulecnt10(clk,clr,ena,cq,co);

inputclk;

inputclr;

inputena;

output[3:0]cq;

outputco;

(2) cnt9999的VerilogHDL源程序：

//cnt9999.v

modulecnt9999(clk,clr,ena,dout);

inputclk;

inputclr;

inputena;

output[15:0]dout;

3)仿真波形设置

本设计包括两个层次，因此先进行底层的十进制计数器cnt10的仿真，再进行顶层cnt9999的仿真。图7.2是cnt10仿真输入设置及可能结果估计图。同理可进行cnt9999仿真输入设置及可能结果估计(这里略)。图7.2cnt10仿真输入设置及可能结果估计图

4)管脚锁定文件

根据图7.1所示的cnt9999电路原理图，本设计实体的输入有时钟信号clk、清零信号clr、计数使能信号ena，输出为dout[15:0]，据此可选择实验电路结构图NO.0，对应的实验模式为0。

根据图5.5所示的实验电路结构图NO.0和图7.1确定引脚的锁定。选用EPM7128S-PL84芯片，其引脚锁定过程如表5.5所示。其中，clk接CLOCK2，clr接键3，ena接键4，计数结果dout[3:0]、dout[7:4]、dout[11:8]、dout[15:12]经外部译码器译码后，分别在数码管1、数码管2、数码管3、数码管4上显示。表7.1cnt9999管脚锁定过程表

5.