计算机硬件课程设计-用CPLD实现

计算机硬件课程设计

－－用CPLD实现内容简介一、相关知识介绍二、设计题目三、总体设计步骤四、设计报告格式要求五、注意事项总体设计步骤说明1.按题目的要求，用ABEL语言或原理图做设计。2.在ispEXPERT软件中调试，生成JEDEC文件，准备下载到CPLD中。3.下载前先检查下载电缆的连接是否正确。4.按电路图在TDN－CM＋＋上组装电路。5.检查结果，看设计要求是否达到。设计题目一、运算器ALU的设计二、存储器FIFO的设计三、RISC模型机的设计四、流水模型机的设计五、重叠模型机的设计六、超标量模型机的设计相关知识简介一、ABEL语言简介二、ISPEXPERT使用提示三、CPLD1032和1048说明注意事项一人一台套设备上机调试。将自己的项目文件建立在D盘。设计过程中请遵守实验室的规章制度。设计期间，请不要随便迟到早退及无故旷课。课程设计的成绩由上机调试、设计报告、考勤记录三部分组成，比例大约为：50%、40%、10%。设计报告格式要求一、设计目的二、设计内容与要求三、设计原理四、设计结果及分析五、对这个设计题目的评价运算器ALU的设计1.设计要求设计一片8位的ALU，能实现至少8种运算。2.设计提示可以根据74LS181的功能表，用ABEL语言描述，经编译、仿真，下载到1032中。3.具体实现用TDN－CM＋＋板上资源连接成ALU单元，实现ALU的运算。仿真波形如下图所示。4位ALU的仿真波形FIFO存储器的设计1.设计要求设计一个8＊8的FIFO存储器，带有満、空标志，如下图所示。2.设计原理这是一个8*4的FIFO,在顶层原理图，有三个模块：控制信号模块、寄存器模块、数据选择器模块都用ABEL语言设计。

EMPTY：FIFO存储器为空标志，高电平有效。

FULL：FIFO存储器满标志，高电平有效。

RST：清FIFO存储器为空。

FIFOWR：FIFO存储器写入信号，低电平有效。

FIFORD：FIFO存储器读信号，低电平有效。

ID0～ID7：FIFO存储器输入数据线。

OD0～OD7：FIFO存储器读出数据线。各信号后的括号内的数字为本设计在CPLD中定义的相应的管脚号。FIFO存储器结构顶层原理图FIFO控制模块ABEL程序MODULEFIFO

"INPUTRST,FIFORD,FIFOWR

PIN;

"OUTPUTOEE1,OEE2,FULL,EMPTYPINISTYPE'COM';OE1,OE2,O2,O1 PINISTYPE'REG';

"NODEW,FLAGG PINISTYPE'REG';C1,C2,C3,C4 PINISTYPE'COM';"OE=[OE2,OE1];O=[O2,O1];OEE=[OEE2,OEE1];"

EQUATIONSOE.CLK=FIFORD;O.CLK=FIFOWR;OE.AR=!RST;O.AR=!RST;W.CLK=FIFORD;W.AR=!RST#(!FIFOWR);W:=1;FLAGG.CLK=FIFOWR;FLAGG.AR=W&(!FIFORD)#(!RST)#(OEE==1)&(!FIFORD);FLAGG:=1;WHENOE==3THENOE:=0ELSEOE:=OE+1;WHENO==3THENO:=0ELSEO:=O+1;OEE=O-OE;C1=!FIFOWR&!O2&!O1;C2=!FIFOWR&!O2&O1;C3=!FIFOWR&O2&!O1;C4=!FIFOWR&O2&O1;EMPTY=(OE==O)&!FLAGG;FULL=(OE==O)&FLAGG;END数据选择模块MODULEMUX4

"INPUTOE1,OE2,CLK PIN;D07,D06,D05,D04,D03,D02,D01,D00

PIN;D17,D16,D15,D14,D13,D12,D11,D10

PIN;D27,D26,D25,D24,D23,D22,D21,D20

PIN;D37,D36,D35,D34,D33,D32,D31,D30

PIN;

"OUTPUTO7,O6,O5,O4,O3,O2,O1,O0

PIN

ISTYPE'REG';"I0=[D07,D06,D05,D04,D03,D02,D01,D00];I1=[D17,D16,D15,D14,D13,D12,D11,D10];I2=[D27,D26,D25,D24,D23,D22,D21,D20];I3=[D37,D36,D35,D34,D33,D32,D31,D30];OD=[O7,O6,O5,O4,O3,O2,O1,O0];OE=[OE2,OE1];

EQUATIONSOD.CLK=!CLK;WHENOE==0THENOD:=I0;ELSEWHENOE==1

THENOD:=I1;ELSEWHENOE==2THENOD:=I2;ELSEWHENOE==3THENOD:=I3;

END测试向量程序MOUDLEfifoIN7..IN0,RST,FRD,FWR PIN;OUT7..OUT0,FULL,EMPTY,WRCE PIN;OO1,OO2,OOE1,OOE2 PINISTYPE'REG';OOEE1,OOEE2 PINISTYPE'COM';C=.C.;X=.X.;TEST_VECTORS([IN7..IN0,RST,FRD,FWR]->[OUT7..OUT0,FULL,EMPTY,WRCE,OO1,OO2,OOE1,OOE2,OOEE1,OOEE2])"清零 @repeat3{[0,0,0,0,0,0,0,0,0,1,1]->X;}"写四个数

[0,0,0,0,0,0,0,1,1,1,C]->X;[0,0,0,0,0,0,1,1,1,1,C]->X; [0,0,0,0,0,1,0,1,1,1,C]->X; [0,0,0,0,1,0,0,1,1,1,C]->X;"读出四个数

[X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X;"写四个数

[1,0,0,0,0,0,0,1,1,1,C]->X; [1,1,0,0,0,0,0,1,1,1,C]->X; [1,0,1,0,0,0,0,1,1,1,C]->X; [1,0,0,1,0,0,0,1,1,1,C]->X;"读出四个数

[X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X; [X,X,X,X,X,X,X,X,1,C,1]->X;

ENDFIFO仿真波形FIFO硬件连接ispEXPERT使用提示1.建立新设计项目选File－＞Newproject－＞命名2.选择器件在sourceinproject表中双击器件名－＞选择1K、

1032、60、84PLCC3.添加源文件选中器件－＞选SOURCE的NEW－＞选AEL_HDL

或chematic4.编译、仿真选中源文件－＞双击右边的Compilelogic－＞选中测试向量文件－＞双击CompileTestVectors－＞双击FunctionalSmulation－＞单击“！”ABEL程序的基本格式Module模块名//模块开始[title'标题说明'][Declarations]

//说明部分[器件名device'器件的工业标号';]［低层模块名INTERFACE（输入－＞输出）；］［例化名FUNCTIONL＿BLOCK低层模块名；］信号名,信号名

pin[引脚号,引脚号][istype'属性'];信号名,信号名node[istype'属性'];[常量说明语句;][集合的定义;][宏定义语句;]//逻辑关系描述部分Equations

//逻辑方程[truth-table(输入变量－>输出变量)真值表;][state-diagram(状态变量)状态图描述;]

[test-vectors(输入变量－>输出变量)测试向量表;]

//测试向量部分end模块名//模块结束

［MODULE低层模块名］……可逆十进制计数器ABEL程序MODULE

counterTitle‘ADDandSUBchangeablecounter’CLK,EN,M

PIN;Q3..Q0,CI,CO

PIN

ISTYPE‘REG’;C,X,Z,P=.C.,.X.,.Z.,.P.;Q=[Q3..Q0];EQUATIONSQ.CLK=CLK;Q.OE=!EN;CI.CLK=CLK;CO.CLK=CLK;CI.OE=!EN;CO.OE=!EN;WHEN(M==0)&（Q>=0)&(Q<9)THENQ:=Q+1;ELSEWHEN(M==0)&(Q==9)THEN{Q:=0;CO:=1;}ELSEQ:=0;WHEN(M==1)&(Q>0)&(Q<=9)THENQ:=Q-1;ELSEWHEN(M==1)&(Q==0)THEN{Q:=9;CI:=1}ELSEQ:=0;TEST_VECTORS([EN,M,CLK]->[Q,CI,CO])[1,X,X]->[X,X,X];[0,X,P]->[0,0,0];@REPEAT11{[0,0,C]->[X,X,X];}@REPEAT11{[0,1,C]->[X,X,X];}END可逆十进制计数器仿真波形ispLSI1032ispLSI1048结构RISC模型机设计一、设计要求（1）选用使用频率比较高的五条基本指令：MOV、ADD、STORE、LOAD、JMP。（2）寻址方式采用寄存器寻址及直接寻址两种方式。（3）指令格式采用单字长及双字长两种格式。（4）设计不采用微程序，在CPLD中设计控制逻辑。操作码RSRD操作码RSRDADDR二、指令执行流程三、RISC数据通路四、PLD模块电路五、PLD的ABEL程序MODULEPLDT1,T2,T3,T4PIN;I7,I6,I5,I4,I3,I2,I1,I0PIN;PC_B,ALU_B,CS,WRPIN;LD,LDAR,LDAC,LDIR,LDPCPIN;CLR,R0_B,R1_B,R2_BPIN;LDDR,LDR0,LDR1,LDR2PIN;MOV,ADD,JMP,LOAD,STANODEISTYPE‘COM';RS_B,LDRiNODE;FNODEISTYPE'REG';EQUATIONSMOV=!I6&!I5&!I4;ADD=!I6&!I5&I4;JMP=!I6&I5&!I4;LOAD=!I6&I5&I4;STA=I6&!I5&!I4;F.AR=CLR;F.CLK=!((LOAD#STA)&T4);F:=!F.FB;PC_B=(!T1&!(LOAD&T3)&!(STA&T3))#F;CS=(!T2&!F)#(!T1&!(T2&LOAD)&!(T3&STA)&F);LDIR=T3&!F;LDPC=!T2&!(JMP&T3);LDDR=(!ADD&T4);ALU_B=!(ADD&T4);WR=!(T3&STA&F);LD=!(JMP&(T3#T4))#F;LDAR=T2#LOAD&T4&!F#STA&T4&!F;RS_B=((!(MOV&T3)&!(ADD&T3)&!(JMP&(T4#T3)))&!F)#(!(STA&T3)&F);LDRi=(!(MOV&T3)&!(ADD&T4)#F)&(!(LOAD&T2)#!F);R0_B=RS_B#I3#I2;R1_B=RS_B#I3#!I2;R2_B=RS_B#!I3#I2;LDAC=LDRi#!I1#!I0;LDR0=LDRi#I1#I0;LDR1=LDRi#I1#!I0;LDR2=LDRi#!I1#I0;END六、操作步骤1.在ispDesignEXPERT系统中建立RISC设计项目，包括顶层模块原理图（top.sch），PLD子模块程序，经编译，将生成的JED文件下载至CPLD芯片ispLSI1032中。2.按所给的接线图连接线路。3.用所设计的指令系统，编写一段机器指令程序。4.运行CMPP20进行联机，进入软件界面,将上述程序装载到实验系统的RAM中。5.装载机器指令后，选择RISC通路图，按相应功能键即可联机运行、监控、调试程序。八RISC接线图流水模型机基本原理做这个题目的任务及要达到的目的搭建一台具有流水功能的模型机;通过单节拍执行指令，分析写出每条指令的执行过程;在ISPEXPERT环境中仿真出控制信号的输出波形;通过做这个项目，要达到以下目的：（1）了解了用CPLD来设计简单流水模型机的设计过程;（2）学习用硬件描述语言或原理图来设计控制芯片。一、设计要求（1）选用使用频率比较高的五条基本指令：MOV、ADD、STORE、LOAD、JMP。（2）寻址方式采用寄存器寻址及直接寻址两种方式。（3）指令格式采用单字长及双字长两种格式。（4）设计不采用微程序，在CPLD中设计控制逻辑。操作码RS

RD操作码RS

RDA二、流水模型机数据通路三、指令分析部件工作原理1.“指令分析部件”主要是取指、译码、操作数形成，IR1将指令码锁存，译码产生出分析部件所需的控制信号，形成操作数，在机器周期结束时，也就是T4的下沿将指令码递推到IR2锁存，完成指令的分析。2.“指令执行部件”主要负责执行指令，在IR2锁存指令码后，就会译码出执行部件需要的控制信号，完成指令的执行。与此同时分析部件完成了下一条指令的分析。3.“指令分析部件”的设计主要采用了PC专用通路和两级暂存技术，PC专用通路是为访存指令预取操作数地址而用，暂存器是用来暂存操作数地址，设计两级暂存可以避免连续两条访存指令带来的冲突。四、CPLD中设计部分五、CPLD中顶层模块六、顶层模块中的PLD模块程序MODULE

PLDI7,I6,I5,I4,I3,I2,I1,I0,T1,T2,T3,T4

PIN;R0_B,R1_B,R2_B,MUX_B1,MUX_B2,WRPIN;LDPC,LDR0,LDR1,LDR2LDAC1,LDAC2,ALOADPIN;S3,S2,S1,S0,CN,M,LDDR1,LDDR2,ALU_BPIN;LOADDPINISTYPE'REG';RS_BNODE;MOV,ADD,LOAD,STA,JMPNODEISTYPE'COM';MOVV,STAA,ADDD,XX,II3,II2,II1,II0NODEISTYPE'REG';EQUATIONSMOV=!I6&!I5&!I4;ADD=!I6&!I5&I4;JMP=!I6&I5&!I4;LOAD=!I6&I5&I4;STA=I6&!I5&!I4;S3=1;S2=0;S1=0;S0=1;M=0;CN=1;MOVV.CLK=!T4;MOVV:=MOV;LOADD.CLK=!T4;LOADD:=LOAD;STAA.CLK=!T4;STAA:=STA;ADDD.CLK=!T4;ADDD:=ADD;II3.CLK=!T4;II3:=I3;II2.CLK=!T4;II2:=I2;II1.CLK=!T4;II1:=I1;II0.CLK=!T4;II0:=I0;XX.CLK=T4;XX:=!JMP;LDPC=T2&(!JMP)#LOAD&T4#STA&T4#JMP&T3;ALOAD=JMP&(T2#T3)&XX;LDAC1=LOAD&T3#STA&T3;LDAC2=LOAD&T4#STA&T4;WR=!(STAA&T3);MUX_B1=LOADD&(T3#T4)#STAA&(T3#T4);MUX_B2=LOAD&T2#STA&T2#JMP&T2;ALU_B=!(ADDD&(T3#T4));LDDR1=MOVV&(!II1)&(!II0);LDDR2=MOVV&II1&II0;

RS_B=!(MOVV&(T3#T4))&(!(STAA&(T3#T4)));R0_B=RS_B#II3#II2;R1_B=RS_B#II3#(!II2);R2_B=RS_B#(!II3)#II2;LDR0=(ADDD#LOADD)&(!II1)&(!II0);LDR1=(ADDD#LOADD)&(!II1)&II0;LDR2=(ADDD#LOADD)&II1&(!II0);END七、操作步骤（1）在ispDesignEXPERT系统中建立流水设计项目，包括顶层模块原理图（top.sch），各子模块程序，经编译，将生成的JED文件下载至

CPLD芯片ispLSI1032中。（2）按所给的接线图连接线路。（3）用所设计的指令系统，编写一段机器指令程序。（4）运行CMPP20进行联机，将上述程序装载到实验系统的RAM中。（5）在软件界面上选择流水通路图，按相应功能键即可运行、监控、调试程序。总清开关CLR清零（1->0->1）后，使程序首址及微程序地址为

00H，程序可从头开始运行。八、测试程序$P0030LOAD[80],R0

[80H]->R0$P0180$P0200MOVR0,DR1R0->DR1$P0303MOVR0,DR2R0->DR2$P0410ADDDR1,DR2DR1+DR2$P0540STORER0,[82]R0->[82H]$P0682$P0720JMP0000H->PC$P080000H-7FH为存储器地址，80H为输入单元端口地址，82H为输出单元端口地址九连接线路图重叠模型机数据能通路

一、原理说明1.在通路图中，引入了“指令预取”部件BIU，使指令预取与指令执行的工作重叠进行。2.“执行部件”数据通路的控制仍由微程序控制器来完成，从FIFO中取得指令，在预取与执行的过程中互不影响。当遇到访内的指令时，先给BIU发一个请求信号，BIU收到该请求信号后，停止给FIFO写数，这时总线空闲，执行部件就可以对外部设备进行读写操作。3.“指令预取”部件的数据通路由一片CPLD来模拟。“指令预取”部件的内部釆用三字节的先进先出栈FIFO，在程序运行过程中，将指令从存储器中取到FIFO里，满为止。4.在通路图中，主要的控制部件是微控器、BIU控制器及FIFO控制器。微控器除了要产生执行部件所需的控制信号外，还要产生控制指令预取的信号，控制器根据微控器发来的相关信号，控制指令预取。5.

FIFO控制器根据微控器发出的ALOAD、FRD和BIU控制器的FWR、ACK信号对FIFO先进先出栈进行读写控制，采用3字节的FIFO，写满之后，FIFO控制器发FULL满信号告诉BIU控制器。二、指令执行流程三、微指令格式四、微程序代码五、机器指令及微程序程序助记符说明$P0000

INR0“INPUTDEVICE”

R0$P0110

ADD[0A]，R0R0+[0A]R0$P020A$P0320

STAR0，[0B]R0[0B]$P040B$P0530

OUT[0B]

[0B]LED$P060B$P0740

JMP00

00PC$P0800$P0A01微程序：$M00018110

$M0801814D$M1200A017$M0101C848

$M0901E942$M13018001$M0200B003$M0A01E945$M14018013$M0301A204$M0B01E946$M15002018$M04959A01$M0C01D814$M17070A10$M05028201$M0D001001$M18068A11$M0604A147$M1001ED92$M07070A01$M1101ED95六、CPLD模块七、CPLD中顶层原理图八、顶层图中主要模块程序MODULE

BIU

"INPUTLDAR,FULL,CLR,T3,T4,T2

PIN;ALOAD,REQ,A81,A91PIN;

"OUTPUTA8,A9,A82,A92PIN;FIFOWR,LDPC,LOADPIN;ACKKPINISTYPE'REG';XXNODEISTYPE'REG';

D1=[A81,A91];D2=[A82,A92];O=[A8,A9];

EQUATIONSD2=2;XX.CLK=!T4;XX:=!REQ;ACKK.CLK=T2;ACKK.AR=CLR;ACKK:=XX;FIFOWR=(!FULL)&(!ACKK)&T4&(!LDAR)&(!ALOAD);LDPC=ALOAD&T4#FIFOWR;LOAD=ALOAD;WHEN(ACKK==0)&T3THENO=D2;ELSEO=D1;

ENDMODULE

FIFO

"INPUTACK,T4,T3,RST,CLRPIN;FIFORD,FIFOWRPIN;

"OUTPUTC1,C2,C3,FULLPINISTYPE'COM';FLAGG,OE1,OE2,O2,O1PINISTYPE'REG';

OE=[OE2,OE1];O=[O2,O1];

EQUATIONSOE.CLK=FIFORD;O.CLK=!FIFOWR;OE.AR=!RST&T4#CLR;O.AR=!RST&T4#CLR;FLAGG.CLK=!FIFOWR;FLAGG.AR=(!FIFORD&ACK)#(!RST)#CLR;FLAGG:=1;WHENOE==2THENOE:=0ELSEOE:=OE.FB+1;WHENO==2THENO:=0ELSEO:=O.FB+1;C1=FIFOWR&!O2&!O1;C2=FIFOWR&!O2&O1;C3=FIFOWR&O2&!O1;FULL=(OE==O)&FLAGG;

END九、操作步骤1.在ispDesignEXPERT系统中建立重叠设计项目，包括顶层模块原理图（top.sch），各子模块程序，经编译，将生成的JED文件下载至CPLD芯片ispLSI1032中。2.按所给的接线图连接线路。3.用所设计的指令系统，编写一段机器指令程序。4.运行CMPP20进行联机，将上述程序及微程序装载到实验系统的RAM和ROM中。5.在软件界面上选择重叠通路图，按相应功能键即可运行、监控、调试程序。总清开关CLR清零（1->0->1）后，使程序首址及微程序地址为00H，程序可从头开始运行。十接线图一、超标量扩展板说明二、设计原理运用超标量扩展板设计一个简单的超标量流水线处理器，处理器设计两套完整的可独立执行的指令执行部件，每个部件采用流水结构，分为取指（F），译码（D）及执行（E）三个部分。如图所示。两条指令Ⅰ、Ⅱ的取指F，译码D完全相同，而两套执行部件完成不同的功能。如在本设计中，E1完成一般的ALU运算指令功能，而E2完成装载、存储、转移等访问内存的指令功能，两套执行部件可同时并行执行。在每个周期按顺