CPLD实现组合逻辑

CPLD实现组合逻辑可编程逻辑器件可编程逻辑器件PLD（ProgrammableLogicDevice）是一种半定制集成电路，在其内部集成了大量的门和触发器等基本逻辑电路用户通过编程来改变PLD内部电路的逻辑关系或连线，就可以得到需要的设计电路开发可编程逻辑器件

需要掌握哪些知识和技能？掌握逻辑电路设计方法会运用至少一种硬件描述语言进行编程（目前使用最多的硬件描述语言有两种VerilogHDL和VHDL）需要哪些开发工具？计算机开发PLD专用的软件平台（如：Altera的MAXplusII和QuartusII、Xilinx的ISE等）下载设备（如下载线、专用下载器）PLD的开发流程逻辑设计设计输入·原理图·硬件描述语言·波形图功能仿真设计处理·优化、综合·适配、分割·布局、布线时序仿真器件编程

器件测试设计完成Xilinx集成软件环境ISEXilinx软件环境ISE（IntegratedSoftwareEnvironment）是PLD专用开发软件支持原理图输入支持各种硬件描述语言ISE设计PLD的步骤设计输入综合（Synthesize）实现（Implementation）下载到器件并进行验证设计输入原理图输入方式硬件描述语言编程方式综合（Synthesize）将原理图、HDL文本等设计输入转换成由门电路、RAM、寄存器等基本逻辑单元组成的逻辑连接，并根据约束条件进行优化综合在逻辑层次上进行，不涉及器件的具体结构和电气特性实现（Implementation）将综合结果与具体器件内物理结构、电气特性进行适配。依据设计输入文件生成用于器件编程、波形仿真、延时分析等所需的数据文件设计中最关键的步骤下载到器件并进行验证通过下载设备，将目标编程文件下载到器件中实验中所用的下载设备为并口下载线对系统进行验证操作实例新建一个项目-step1新建一个项目-step2新建一个项目-step3、4、5以下点击“下一步”，直至完成这样，就新建了一个项目，如下图：新建源文件点击菜单栏的Project选项，在弹出的菜单中选择NewSource命令建立源程序文件。确定输入输出端口新建约束文件编程界面完成编程代码的输入regQ;//寄存器输出，保存最新的过程性赋值assignNQ=!Q; //定义NQ为Q反always@(negedgeClkornegedgeClr)/*每次Clk或Clr下降沿来到，下面步骤顺序发生，异步清零*/begin

if(Clr==0)Q=0; //若有Clr负脉冲，则清零

else //否则实现JK触发器的基本方程

case({J,K})0:Q=Q;1:Q=0;2:Q=1;3:Q=NQ;

endcaseend引脚定义准备下载将JTAG下载电缆的两端分别接到PC机和实验仪的JTAG口上，打开工作电源。在WebPACK集成开发环境的进程窗口中双击ConfigureDevice(iMPACT)命令选项。程序的下载窗口编程实例实例一

奇偶校验器

VerilogHDL实现体验VerilogHDL--奇偶校验器//奇偶校验码产生modulePo(out,P_in);input[3:0]P_in;outputout;

xnorXOR1(out,P_in[3],P_in[2],P_in[1],P_in[0]);//异或非门，输出为零时灯亮

endmoduleVerilogHDL程序模块结构设计模块模块端口定义I/O说明功能描述模块内容信号类型说明实例二

优先编码器

VeilogHDL实现三输入优先编码器真值表ABCF1F00000000101010100111010011101111101111111Verilog描述四输入优先编码器case(P_in)4‘b0000:out[2:0]=3’b011;//最高位P_in[3]有最高优先级，有效时，输出显示为“4” 4'b0001:out[2:0]=3'b011; 4'b0010:out[2:0]=3'b011; 4'b0011:out[2:0]=3'b011; 4'b0100:out[2:0]=3'b011; 4'b0101:out[2:0]=3'b011; 4'b0110:out[2:0]=3'b011; 4'b0111:out[2:0]=3'b011;4‘b1000:out[2:0]=3’b100;//位P_in[2]有第二优先级，有效时，输出显示为“3” 4'b1001:out[2:0]=3'b100; 4'b1010:out[2:0]=3'b100; 4'b1011:out[2:0]=3'b100;

4‘b1100:out[2:0]=3’b101;//位P_in[1]有第三优先级，有效时，输出显示为“2”4'b1101:out[2:0]=3'b101;4‘b1110:out[2:0]=3’b110;//低位P_in[0]有最低优先级，有效时，输出显示为“1”4‘b1111:out[2:0]=3’b111;//无有效输入，输出显示为“0”endcase改进后描述优先编码器的always块//四输入优先编码器reg[2:0]out;always@(P_in)begincasex(P_in)//casex语句，可运用不关心位4'b0xxx:out[2:0]=3'b011;//高位P_in[3]有最高优先级4'b10xx:out[2:0]=3'b100;4'b110x:out[2:0]=3'b101;4'b1110:out[2:0]=3'b110;//低位P_in[0]有最低优先级default:out[2:0]=3'b111;//无有效输入，输出显示为“0”endcaseend实例三

优先编码器

VHDL实现pri_vhdl的实体说明entitypri_vhdlisPORT(P_IN:INStd_Logic_Vector(3downto0);P_OUT:OUTStd_Logic_Vector(2downto0));end;pri_vhdl的数据流说明architectureDataflowofpri_v