CMOS数字集成电路知到智慧树期末考试答案题库2024年秋宁波大学

CMOS数字集成电路知到智慧树期末考试答案题库2024年秋宁波大学互补CMOS逻辑中，上拉网络中器件串联相当于（）操作。

A:与B:或C:或非D:与非

答案:或非对于如图所示的TSPC正沿触发寄存器，其传播延时是（）个反相器的延时。

A:2B:3C:0D:1

答案:3采用伪NMOS技术实现一个具有N个输入的逻辑门所需要的晶体管数目为（）。

A:2N+1B:N+1C:N+2D:2N

答案:N+1互补CMOS上拉网络一般由（）组成。

A:负载电容B:NMOSC:PMOSD:电阻

答案:PMOS逻辑电路中，NMOS可以下拉低电平至（）。

A:0B:C:D:

答案:0若希望一个反相器对于上升和下降输入具有相同的传播延时，可通过以下哪种方法来实现（）。

A:增大电源电压B:使NMOS和PMOS晶体管的导通电阻近似相等C:减小电源电压D:使高电平噪声容限等于低电平噪声容限

答案:使NMOS和PMOS晶体管的导通电阻近似相等逻辑电路中，PMOS可以上拉高电平至（）。

A:B:C:0D:

答案:/zhs/onlineexam/ansewerImg/202312/e42370585a204001869a2a1765228354.png对于如图所示的采用多路开关构成的主从型正沿触发寄存器，电路的传播延时为（）。

A:0B:3个反相器的延时，加上1个传输门的延时C:3个反相器的延时，加上2个传输门的延时D:1个反相器的延时，加上1个传输门的延时

答案:1个反相器的延时，加上1个传输门的延时/zhs/question-import/formula/202312/0dfff3befe874ff6bf6c52586c951069.png

A:先将一对位线bit和bit_b预充电至VDD/2，然后升高字线word的电压B:先将一对位线bit和bit_b预充电至VDD，然后升高字线word的电压C:先将所希望写入的值及其补值驱动到一对位线bit和bit_b上，然后升高字线word的电压D:先升高字线word的电压，然后将所希望写入的值及其补值驱动到一对位线bit和bit_b上

答案:/zhs/question-import/formula/202312/e95a3e868fad473ca38f66768288cd49.png

A:2.0VB:0VC:1.5VD:0.5V

答案:/zhs/question-import/formula/202312/e47b1dd265604d8b81e6ca98c4f7c269.png

A:先将两条位线bit和bit_b预充电至VDD/2，然后使它们浮空，当字线word上升时，直接读取一对位线bit和bit_b上的值B:先将两条位线bit和bit_b预充电至低电平，然后使它们浮空，当字线word上升时,位线bit或bit_b被上拉，这代表了要读出的数据C:先将两条位线bit和bit_b预充电至高电平，然后使它们浮空，当字线word上升时,位线bit或bit_b被下拉，这代表了要读出的数据D:先升高字线word的电压，然后直接读取一对位线bit和bit_b上的值

答案:互补CMOS逻辑中，上拉网络中器件并联相当于（）操作。

A:与非B:与C:或非D:或

答案:与非如图所示的动态边沿触发寄存器，为了使电路正常工作，对时钟信号0-0重叠的约束条件为（）。

A:B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/6ced06966dc148d39d52a9cae150ebff.png高电平噪声容限NMH表达式为（）。

A:B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/25ee27eff35a4e6f9866e8440b97dd5b.png对于如图所示的采用多路开关构成的主从型正沿触发寄存器，电路的建立时间为（）。

A:0B:3个反相器的延时，加上1个传输门的延时C:1个反相器的延时，加上1个传输门的延时D:3个反相器的延时，加上2个传输门的延时

答案:3个反相器的延时，加上1个传输门的延时采用动态CMOS逻辑实现一个具有N个输入的逻辑门所需要的晶体管数目为（）。

A:2N+1B:2NC:N+2D:N+1

答案:N+2短沟器件在速度饱和区的饱和电流（）。

A:随VDS增大而减小B:随VDS增大而增大C:与VDS成平方关系D:与VDS无关

答案:随VDS增大而增大要对硅片刻蚀一个窗口，之后再进行离子注入，下面描述的操作步骤，正确的工艺顺序为（）。①光刻胶的显影和烘干；②旋转、清洗和干燥；③光刻机曝光；④酸刻蚀⑤涂光刻胶⑥去除光刻胶⑦离子注入

A:⑤③①④②⑦⑥B:⑤③②①⑦④⑥C:⑤①③⑦④②⑥D:⑤②③①⑦④⑥

答案:⑤③①④②⑦⑥NMOS的衬底电压升高时，其阈值电压VTn将（）。

A:减小B:不变C:增大D:无法确定

答案:C:增大逻辑电路中，NMOS可以上拉高电平至（）。

A:0B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/e42370585a204001869a2a1765228354.png关于分级字线，下面说法正确的是（）。

A:全局字线仍然很长，但它们的负载较轻并且能用较宽和较厚的金属层构成B:能节省能耗，因为只有由局部字线启动的那些位线才发生翻转C:局部字线较短并且每条只驱动较小的一组单元D:字线被划分成全局和局部两部分，并再增加一层分布式的译码

答案:A/B/C/D离子注入工艺后进行的退火工序的主要作用是（）。

A:修复晶格损伤B:表面平坦化C:激活注入的杂质D:在表面形成二氧化硅

答案:A:修复晶格损伤C:激活注入的杂质下面对于np-CMOS的描述中，正确的是（）。

A:利用了n型树和p型树逻辑门之间的对偶性来消除串级问题B:由于缺少缓冲器，在门之间也存在与动态节点的连线C:由于在逻辑网络中PMOS管的电流驱动较弱，所以p型树模块比n型树模块更慢D:交替使用n型和p型的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器

答案:利用了n型树和p型树逻辑门之间的对偶性来消除串级问题###由于在逻辑网络中PMOS管的电流驱动较弱，所以p型树模块比n型树模块更慢###交替使用n型和p型的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器###由于缺少缓冲器，在门之间也存在与动态节点的连线对于如图所示的1管DRAM单元，单元读操作时，下面说法正确的是（）。

A:读操作将改变x处的单元电平，单元在每次读操作后必须重新写入B:位线首先预充电至VDD/2，然后字线电压上升，电容与位线分享电荷，使位线电压变化ΔV的量并能被检测到C:字线电压必须升高至VDD才能执行读操作D:单元电容应足够大才能提供合理的位线电压摆幅

答案:位线首先预充电至VDD/2，然后字线电压上升，电容与位线分享电荷，使位线电压变化ΔV的量并能被检测到###读操作将改变x处的单元电平，单元在每次读操作后必须重新写入###单元电容应足够大才能提供合理的位线电压摆幅CMOS反相器的静态功耗主要来源于（）。

A:MOSFET的栅极漏电B:pn结泄漏电流C:亚阈值漏电D:门的开关活动性

答案:pn结泄漏电流###亚阈值漏电对于后进先出(LIFO)队列，下面说法正确的是（）。

A:写操作时，指针增1，如果它到达最后一个单元，那么LIFO就处于FULL(满)状态B:复位时，指针初始化指向第一个单元并且LIFO处于EMPTY(空)状态C:读操作时，指针减1，如果它到达第一个单元那么LIFO就再次处于EMPTY(空)状态D:读和写采用同一个指针

答案:写操作时，指针增1，如果它到达最后一个单元，那么LIFO就处于FULL(满)状态###读和写采用同一个指针###复位时，指针初始化指向第一个单元并且LIFO处于EMPTY(空)状态###读操作时，指针减1，如果它到达第一个单元那么LIFO就再次处于EMPTY(空)状态改变双稳态电路状态的方法是（）。

A:利用门的再生性B:采用差分逻辑结构C:触发强度超过反馈环D:切断反馈环路

答案:C:触发强度超过反馈环D:切断反馈环路对于多米诺逻辑，下面说法正确的是（）。

A:可以达到非常高的速度：只存在上升沿的延时，而tpHL等于零B:由于在预充电期间多米诺门的输入在低电平，因此无需使用求值晶体管C:电路是有比逻辑D:由于每一个动态门都有一个静态反相器，因此它只能实现非反相逻辑

答案:由于每一个动态门都有一个静态反相器，因此它只能实现非反相逻辑###可以达到非常高的速度：只存在上升沿的延时，而tpHL等于零对于先进先出(FIFO)队列，下面说法正确的是（）。

A:写操作时，写指针提前指向下一个单元，如果它即将赶上读指针，那么FIFO就处于FULL(满)状态B:复位时，读和写指针都初始化指向第一个单元，并且FIFO处于EMPTY(空)状态C:读操作时，读指针提前指向下一个单元，如果它赶上写指针，那么FIFO就再次处于EMPTY(空)状态D:常用来在两个异步数据流之间缓冲数据

答案:常用来在两个异步数据流之间缓冲数据###读操作时，读指针提前指向下一个单元，如果它赶上写指针，那么FIFO就再次处于EMPTY(空)状态###复位时，读和写指针都初始化指向第一个单元，并且FIFO处于EMPTY(空)状态###写操作时，写指针提前指向下一个单元，如果它即将赶上读指针，那么FIFO就处于FULL(满)状态对于位线检测中的大信号检测技术，下面说法正确的是（）。

A:通常采用灵敏放大器检测并产生一个数字输出B:通常采用高偏斜反相器检测数据C:两条位线中的一条位线电平只变化很少的数量D:位线电平在VDD和GND之间摆动

答案:B/CFlash存储器两个可靠性方面的度量指标是它的保持时间和耐久性。（）

A:错B:对

答案:对对于一个栅长L和栅宽W都较小的小尺寸晶体管，短沟道和窄沟道效应常常会互相抵消。（）

A:对B:错

答案:对锁存型的流水线电路也可以采用C2MOS锁存器来实现，只要锁存器之间的所有逻辑功能块不是反相的，C2MOS的流水线电路即是无竞争的。（）

A:对B:错

答案:对亚阈值电流会导致数字电路的静态功耗，因而希望其越小越好。（）

A:错B:对

答案:对封装材料的热阻并不是越小越好。（）

A:错B:对

答案:错逻辑门的动态功耗可以通过减小它的实际电容和开关活动性来降低。（）

A:错B:对

答案:对MOS的衬底电压对阈值电压没有影响。（）

A:对B:错

答案:错维持时间是在时钟边沿之后数据输入必须仍然有效的时间。（）

A:错B:对

答案:B:对对于大容量DRAM，开式位线具有较高的信噪比。（）

A:错B:对

答案:错使双稳元件改变状态的传统方法是使其强于反馈环路。（）

A:错B:对

答案:对降低电源电压VDD会使反相器的延时增大。（）

A:对B:错

答案:A:对真单相钟控锁存器TSPC可以将逻辑功能嵌入到锁存器中。（）

A:错B:对

答案:对分时复用单个硬件资源来完成多个功能是一种常用来实现面积最小的技术。（）

A:错B:对

答案:对伪NMOS门的一个主要缺点是当输出为低时，通过存在于VDD和GND之间的直接电流通路会引起静态功耗。（）

A:错B:对

答案:对MOS的饱和电流与栅源电压总是成平方关系。（）

A:对B:错

答案:错如果反相器的延时主要受扇出和导线等外部电容的影响，那么改变晶体管的尺寸